本發明涉及半導體，特別是涉及一種溝槽mosfet器件、制造方法和芯片。

背景技術：

1、碳化硅(sic)以其卓越的物理和電學特性，如高電子飽和漂離速度、高臨界擊穿電場、寬廣的禁帶寬度以及卓越的熱導率，成為高溫和高壓電力電子領域的理想材料。在垂直型mosfet(metal-oxide-semiconductor?field-effect?transistor，金屬氧化物半導體場效應晶體管)器件的家族中，雙注入平面柵(dmosfet，double-diffused?mosfet)和溝槽柵型(umosfet)各展所長。而4h-sic?umosfet，憑借其更高密度的元胞結構以及非極性面賦予的高遷移率，不僅實現了導通電阻的顯著降低，還大幅提升了溝道密度。這些獨特的優勢，使得4h-sic?umosfet在電力電子領域的應用前景更加廣闊，預示著其在推動電力電子技術進步中的重要角色。

2、碳化硅因其卓越的物理和電學特性，如高的電子飽和漂移速度、高熱導率以及高的擊穿電場，使其在高頻應用中展現出顯著的優勢。這些特性不僅提升了器件的性能，還使其能夠在高溫和高功率環境下穩定運行。然而，在高擊穿電場條件下，柵極電介質承受的電場強度遠高于常規工作條件，容易引發介質擊穿、損傷或退化，柵極電介質的可靠性較低。

技術實現思路

1、鑒于上述問題，提出了本發明實施例以便提供一種克服上述問題或者至少部分地解決上述問題的一種溝槽mosfet器件、制造方法和芯片。

2、為了解決上述問題，本發明實施例公開了一種溝槽mosfet器件，所述器件包括沿第一方向交替排列的第一截面區、第二截面區和第三截面區；

3、所述第一截面區、所述第二截面區和所述第三截面區均包括：n型襯底、外延層、第一溝槽、氧化層、第一n區、p阱區、n+區、第二溝槽、柵極和源極；

4、所述外延層設于所述n型襯底的一側；所述第一n區位于所述第一溝槽兩側的下方；

5、所述n+區位于所述第一溝槽兩側；

6、所述p阱區連接于所述n+區的下方；所述p阱區和所述n+區，分別與所述第一溝槽的側壁連接；

7、所述第二溝槽位于所述第一溝槽的底部；

8、所述柵極嵌于所述第一溝槽中；所述源極嵌于所述第二溝槽中；所述柵極位于所述源極兩側；

9、所述氧化層設置于所述第一溝槽和所述第二溝槽中，包裹所述柵極和所述源極；

10、所述第一截面區還包括：位于所述第一溝槽的下方的p區，所述p區與所述第一n區位于同一層；所述第二溝槽延伸至所述p區內部；

11、所述第三截面區還包括：位于所述第一溝槽的下方的p區，所述p區與所述第一溝槽的底部連接；所述第二溝槽貫穿所述p區。

12、可選的，所述器件還包括：

13、所述第一截面區和所述第三截面區均還包括：在所述外延層內設于所述第一溝槽兩側的p+區，所述p+區與所述n+區位于同一層，且與所述n+區連接；

14、所述第二截面區還包括：在所述外延層內設于所述第一溝槽兩側的第二n區，所述第二n區的深度直至與所述第一n區相連接，所述第二n區與所述n+區和所述p阱區連接。

15、可選的，所述器件還包括：

16、設于所述外延層表面的層間介質鈍化層；

17、設于所述層間介質鈍化層兩側的接觸孔；

18、設于所述接觸孔表面的第一金屬層；所述第一金屬層與所述p+區和所述n+區的部分區域接觸；

19、設于所述第一金屬和所述層間介質鈍化層表面的第二金屬層。

20、可選的，所述器件還包括：位于所述n型襯底的另一側的漏極。

21、相應的，本發明實施例公開了一種溝槽mosfet器件的制造方法，用于制造如上所述的溝槽mosfet器件，所述方法包括：

22、提供n型襯底；

23、在所述n型襯底的一側生長外延層；

24、在所述外延層上刻蝕第一溝槽；

25、在所述外延層的表面生長氧化層；

26、在所述外延層內對應所述第一溝槽兩側的下方注入n型離子形成第一n區；所述第一n區位于所述第一溝槽兩側的下方；

27、在所述外延層內對應所述第一溝槽兩側注入p型離子形成p阱區，注入n型離子形成n+區；所述p阱區連接于所述n+區的下方；所述p阱區和所述n+區，分別與所述第一溝槽的側壁連接；

28、在所述第一溝槽底部刻蝕第二溝槽；

29、在所述第一溝槽中形成柵極，在所述第二溝槽中形成源極，所述柵極位于所述源極兩側，且所述柵極和所述源極四周形成有氧化層；

30、在第一截面區域內，在所述外延層內對應所述第一溝槽兩側的下方注入n型離子形成第一n區時，在所述外延層內對應所述第一溝槽的下方注入p型離子形成p區；所述第一n區和所述p區位于同一層；

31、在第三截面區域內，在所述外延層內對應所述第一溝槽兩側的下方注入n型離子形成第一n區時，在所述外延層內對應所述第一溝槽的下方注入p型離子形成p區；所述p區與所述第一溝槽的底部連接。

32、可選的，所述方法還包括：

33、在所述外延層內對應所述第一溝槽兩側注入p型離子形成p阱區，注入n型離子形成n+區時，在所述外延層內對應所述第一溝槽兩側注入p型離子形成p+區，所述p+區與所述n+區位于同一層，且與所述n+區連接；

34、在第二截面區內，在所述外延層內對應所述第一溝槽兩側注入p型離子形成p阱區，注入n型離子形成n+區時，在所述外延層內對應所述第一溝槽兩側注入n型離子，注入深度至與所述第一n區相連接，形成第二n區；所述第二n區與所述n+區和所述p阱區連接。

35、可選的，所述在所述第一溝槽中形成柵極，在所述第二溝槽中形成源極，所述柵極位于所述源極兩側，且所述柵極和所述源極四周形成有氧化層，包括：

36、將所述外延層表面的氧化層清除，在所述第一溝槽和所述第二溝槽的表面生長柵氧化層；

37、在所述外延層表面淀積多晶硅，以在所述第一溝槽和所述第二溝槽內淀積多晶硅；

38、對所述外延層表面的多晶硅進行刻蝕，并保留所述第一溝槽兩側的多晶硅作為柵極；

39、在所述第一溝槽和所述第二溝槽內生長氧化層；

40、對所述第一溝槽和所述第二溝槽內的氧化層進行刻蝕，以在所述氧化層中形成凹槽，并保留覆蓋在所述柵極和所述第二溝槽表面的氧化層；

41、在所述凹槽中淀積多晶硅，作為源極；

42、在所述柵極和所述源極四周形成氧化層。

43、可選的，所述在所述柵極和所述源極四周形成氧化層，包括：

44、在所述第一截面區內，在所述第一溝槽和所述第二溝槽內生長氧化層；

45、在所述第二截面區內，在所述第一溝槽和所述第二溝槽內生長氧化層，并將所述源極的表面的氧化層去除；

46、在所述第三截面區內，在所述第一溝槽和所述第二溝槽內生長氧化層，并在所述外延層表面淀積多晶硅，以使所述第一溝槽兩側的柵極通過所述多晶硅相連接，去除所述外延層表面除了所述第一溝槽和所述第二溝槽外的多晶硅。

47、可選的，所述方法還包括：

48、在所述外延層表面淀積絕緣材料形成層間介質鈍化層；

49、去除所述n+區部分區域上方，以及與所述p+區上方的層間介質鈍化層，作為接觸孔

50、在所述接觸孔的表面淀積第一金屬層；

51、在所述第一金屬和所述層間介質鈍化層的表面淀積第二金屬層。

52、可選的，所述方法還包括：

53、對所述n型襯底的另一側進行減薄；

54、在所述n型襯底的另一側淀積金屬作為漏極。

55、相應的，本發明實施例公開了一種如上任一項所述的溝槽mosfet器件。

56、本發明實施例包括以下優點：

57、本發明實施例的一種溝槽mosfet器件，器件包括沿第一方向交替排列的第一截面區、第二截面區和第三截面區；第一截面區、第二截面區和第三截面區均包括：n型襯底、外延層、第一溝槽、氧化層、第一n區、p阱區、n+區、第二溝槽、柵極和源極；外延層設于n型襯底的一側；第一n區位于第一溝槽兩側的下方；n+區位于第一溝槽兩側；p阱區連接于n+區的下方；p阱區和n+區，分別與第一溝槽的側壁連接；第二溝槽位于第一溝槽的底部；柵極嵌于第一溝槽中；源極嵌于第二溝槽中；柵極位于源極兩側；氧化層設置于第一溝槽和第二溝槽中，包裹柵極和源極；第一截面區還包括：位于第一溝槽的下方的p區，p區與第一n區位于同一層；第二溝槽延伸至p區內部；第三截面區還包括：位于第一溝槽的下方的p區，p區與第一溝槽的底部連接；第二溝槽貫穿p區。本發明實施例通過第一截面區的位于第二溝槽底部及拐角的p區起到的電場屏蔽作用，以及第三截面區的位于第一溝槽底部的p區起到的電場屏蔽作用，從而避免溝槽拐角處產生較強電場導致的器件損壞，提高了器件的可靠性。