本申請涉及半導體，特別涉及一種芯片結構及其制備方法。

背景技術：

1、目前，芯片的正面進行信號線與供電線的互聯。隨著器件尺寸的不斷縮小，正面互聯技術面臨許多挑戰：

2、互聯線截面積減小導致的電阻增加，進一步增加能耗、影響芯片性能；

3、空間減小導致互聯資源緊張，工藝節點微縮面臨瓶頸。

4、因此，亟需一種新的芯片結構。

技術實現思路

1、鑒于背景技術中存在的問題，本申請實施例提供了一種芯片結構及其制備方法，避免了晶圓鍵合、整晶圓減薄、正面背面對準、納米硅通孔等工藝，且可以用做埋入式金屬導電結構的金屬類型大大增加。

2、本申請第一方面的實施例提供了一種芯片結構，芯片結構包括：襯底，包括層疊設置的第一襯底、指示層及第二襯底；多個導電柱，設于襯底內，且各導電柱貫穿第一襯底和指示層；導電軌層，設于第一襯底上，導電軌層包括多個導電軌，各導電軌與至少兩個導電柱連接；連接層，包括設于導電軌層上且具有多個連接口的介質部及設于連接口內并與導電軌連接的導電部；器件層，設于連接層上，器件層包括多個薄膜晶體管，薄膜晶體管的成型溫度不大于預設溫度；第一互聯層，設于器件層上；第二互聯層，設于第二襯底內；其中，各薄膜晶體管經導電柱、導電軌、導電部及第一互聯層與第二互聯層連接。

3、根據本申請第一方面的實施例，第一襯底、指示層及第二襯底為一體結構。

4、根據本申請第一方面前述任一實施例，沿第二襯底至第一襯底方向，導電柱呈增粗的趨勢。

5、根據本申請第一方面前述任一實施例，指示層為二氧化硅層或鍺硅層；第一襯底和第二襯底均為硅層。

6、根據本申請第一方面前述任一實施例，薄膜晶體管朝向襯底的一側與導電部連接；或者，第一互聯層具有將薄膜晶體管和導電部連接的電連接部。

7、本申請第二方面的實施例提供了一種芯片結構的制備方法，制備方法包括以下步驟：提供一襯底，襯底包括層疊設置的第一襯底、指示層及第二襯底；在襯底內形成多個導電柱，各導電柱貫穿第一襯底和指示層；在第一襯底上形成導電軌層，導電軌層包括多個導電軌，各導電軌與至少兩個導電柱連接；在導電軌層上形成連接層和器件層，連接層包括設于導電軌層上且具有多個連接口的介質部及設于連接口內并與導電軌連接的導電部，器件層設于連接層上，器件層包括多個薄膜晶體管，薄膜晶體管的成型溫度不大于預設溫度；在器件層上形成第一互聯層；在第二襯底內形成第二互聯層，各薄膜晶體管經導電柱、導電軌、導電部及第一互聯層與第二互聯層連接。

8、根據本申請第二方面的實施例，第一襯底、指示層及第二襯底為一體結構。

9、根據本申請第二方面前述任一實施例，在襯底內形成多個導電柱的步驟包括：使用第一蝕刻劑蝕刻第一襯底形成多個第一通孔，各第一通孔使指示層暴露形成待蝕刻部；使用第二蝕刻劑蝕刻待蝕刻部形成第二通孔；在第一襯底上沉積形成多個導電柱以及導電層，導電柱填充第一通孔和第二通孔，導電層形成于第一襯底上；去除導電層。

10、根據本申請第二方面前述任一實施例，在第一襯底和指示層中，第一蝕刻劑選擇性蝕刻第一襯底；在指示層和第二襯底中，第二蝕刻劑選擇性蝕刻指示層。

11、根據本申請第二方面前述任一實施例，在導電軌層上形成連接層和器件層的步驟包括：在導電軌層上形成介質材料層；介質材料層圖案化形成具有多個連接口的介質部；在連接口內形成導電部；在連接層上形成器件層，且薄膜晶體管朝向襯底的一側與導電部連接。

12、根據本申請第二方面前述任一實施例，第一互聯層具有將薄膜晶體管和導電部連接的電連接部，在導電軌層上形成連接層和器件層的步驟包括：在導電軌層上形成介質材料層；在介質材料層上形成器件層；介質材料層圖案化形成具有多個連接口的介質部；在連接口內形成導電部。

13、申請第二方面前述任一實施例，在第二襯底內形成第二互聯層的步驟包括：在第二襯底上形成窗口，窗口使各導電柱外露；在窗口內形成第二互聯層。

14、在本申請的實施例中，先在襯底內形成金屬導電結構，再在金屬導電結構上集成制備溫度小于預設溫度的薄膜晶體管，因制造薄膜晶體管的溫度較低，因而金屬導電結構所用金屬的可選擇范圍大大增大，如可以使用最為常見的銅等金屬，而不一定要采用鎢等高熔點金屬，且避免了晶圓鍵合、整晶圓減薄等工藝，避免了背面形成金屬導電結構時面臨的對準問題，避免了晶圓級工藝的挑戰。

技術特征：

1.一種芯片結構，其特征在于，包括：

2.根據權利要求1所述的芯片結構，其特征在于，所述第一襯底、所述指示層及所述第二襯底為一體結構。

3.根據權利要求1所述的芯片結構，其特征在于，沿所述第二襯底至所述第一襯底方向，所述導電柱呈增粗的趨勢。

4.根據權利要求1所述的芯片結構，其特征在于，所述指示層為二氧化硅層或鍺硅層；所述第一襯底和所述第二襯底均為硅層。

5.根據權利要求1所述的芯片結構，其特征在于，所述薄膜晶體管朝向所述襯底的一側與所述導電部連接；或者，所述第一互聯層具有將所述薄膜晶體管和所述導電部連接的電連接部。

6.一種芯片結構的制備方法，其特征在于，包括以下步驟：

7.根據權利要求6所述的制備方法，其特征在于，所述第一襯底、所述指示層及所述第二襯底為一體結構。

8.根據權利要求6所述的制備方法，其特征在于，在所述襯底內形成多個導電柱的步驟包括：

9.根據權利要求8所述的制備方法，其特征在于，

10.根據權利要求6所述的制備方法，其特征在于，在所述導電軌層上形成連接層和器件層的步驟包括：

11.根據權利要求6所述的制備方法，其特征在于，所述第一互聯層具有將所述薄膜晶體管和所述導電部連接的電連接部，在所述導電軌層上形成連接層和器件層的步驟包括：

12.根據權利要求6所述的制備方法，其特征在于，在所述第二襯底內形成第二互聯層的步驟包括：

技術總結
本申請實施例提供一種芯片結構及其制備方法，制備方法包括以下步驟：提供一襯底，襯底包括第一襯底、指示層及第二襯底；在襯底內形成多個導電柱，各導電柱貫穿第一襯底和指示層；在第一襯底上形成導電軌層，導電軌層包括多個導電軌，各導電軌與至少兩個導電柱連接；在導電軌層上形成連接層和器件層，連接層包括設于導電軌層上且具有多個連接口的介質部及設于連接口內并與導電軌連接的導電部，器件層設于連接層上，器件層包括多個薄膜晶體管，薄膜晶體管的成型溫度不大于預設溫度；在器件層上形成第一互聯層；在第二襯底內形成第二互聯層，各薄膜晶體管經導電柱、導電軌、導電部及第一互聯層與第二互聯層連接。

技術研發人員：周子瑄,曹銳,王林秋,王雨萌,陳榮梅
受保護的技術使用者：北京大學
技術研發日：
技術公布日：2025/4/24