本發明屬于電力系統繼電保護領域，具體涉及一種基于FPGA的光纖數字同步接口系統。

背景技術：

隨著光纖數字通信技術的日益發展及其在電力系統中的逐步應用，光纖縱聯差動保護以其原理簡單、性能可靠等優點在輸電線路中逐步得到廣泛的應用，電力系統光纖的普及，使得光纖縱聯差動保護用得也越來越多，光纖差動保護要求光纖傳輸的數據必須準確、高效、實時，因此光纖數字同步接口的設計非常關鍵。傳統的保護同步接口電路設計是采用許多相關的芯片堆砌電路，例如SCC+分離元件、SCC+CPLD+PLL或者SCC+FPGA，這樣不但降低了通信的可靠性，而且也難以靈活滿足保護系統的要求。

技術實現要素：

本發明要解決的技術問題在于提供一種基于FPGA的光纖數字同步接口系統，該系統針對同步接口電路的不足，設計出符合要求的光纖數字同步接口系統，從而實現兩側裝置的光纖通信，完成繼電保護縱聯差動保護。

為了解決上述技術問題，本發明通過以下方式來實現：

一種基于FPGA的光纖數字同步接口系統，包括至少兩個繼電保護裝置以及其相互連接的光纖，所述繼電保護裝置包括微處理器、FPGA控制器和用于光電信號轉化的光收發模塊，所述FPGA控制器包括HDLC(高級數據鏈路控制)幀協議收發器和采用CMI碼的物理層光纖通訊線路，所述HDLC幀協議收發器由發送控制模塊和接收控制模塊組成，微處理器通過總線方式與FPGA控制器中的HDLC通訊連接，HDLC與CMI連通進而與光收發模塊相連。

進一步的，所述發送控制模塊包括發送控制接口模塊、發送同步模塊、CRC校驗生成模塊、發送FIFO緩存模塊、插零和并串轉換模塊以及插標志位模塊，所述發送控制接口模塊一端與微處理器總線接口連接，另一端分別與送同步模塊、CRC校驗生成模塊和發送FIFO緩存模塊相連后，再與插零和并串轉換模塊連接，所述插零和并串轉換模塊后連接有插標志位模塊，串行好的HDLC幀通過幀發送器到采用CMI碼的物理層進行CMI編碼。

進一步的，所述接收控制模塊包括接收控制接口模塊、接收同步模塊、CRC校驗驗證模塊、接收FIFO緩存模塊、刪零和串并轉換模塊以及去標志位模塊，采用CMI碼的物理層進行CMI解碼后的數據傳輸給去標志位模塊，所述去標志位模塊與刪零和串并轉換模塊相連，刪零和串并轉換模塊分別接收同步模塊、CRC校驗驗證模塊和接收FIFO緩存模塊相連后，再與接收控制接口模塊連接，接收控制接口模塊最后與微處理器總線接口相連。

優選的，所述CMI編碼電路包括0信號編碼電路、1信號編碼電路、時序控制模塊和編碼控制輸出模塊，NRZ碼輸入到CMI編碼電路后，分為0信號編碼電路和1信號編碼電路，0信號編碼電路和1信號編碼電路分別與時序控制模塊相連并由其控制，0信號編碼電路、1信號編碼電路和時序控制模塊都與編碼控制輸出模塊相連，并經過編碼控制輸出模塊后輸出CMI碼。

優選的，所述CMI解碼電路包括同步時鐘提取電路、誤碼檢測電路、碼流控制電路和解碼判決電路，所述同步時鐘提取電路分別與誤碼檢測電路、碼流控制電路和解碼判決電路相連，誤碼檢測電路和解碼判決電路分別與碼流控制電路相連并由其控制，高精度時鐘和CMI碼輸入到同步時鐘提取電路后，經過誤碼檢測電路、碼流控制電路和解碼判決電路后，從誤碼檢測電路輸出誤碼標志以及從解碼判決電路輸出NRZ碼。

與現有技術相比，本發明具有的有益效果：

(1)硬件成本低，節省印制板空間

該接口系統省去了傳統采用SCC芯片來實現HDLC協議功能，本發明采用FPGA實現HDLC協議和CMI編碼解碼，硬件簡潔，減小電磁兼容的影響。

(2)通信可靠性高

該系統采用串行通信技術、對接收的信號自動提取時鐘、不易產生誤碼，并且物理層、數據鏈路層、應用層均具有校驗功能。

(3)通信實時性好

該系統采用純FPGA實現光纖數字同步接口，相比堆砌電路，減少了通信電路上的延時，在光纖縱聯差動保護中采樣同步算法的精度上具有重要意義。

(4)使用靈活、維護方便

該接口采用純FPGA硬件實現，微處理器只需通過讀寫總線的方式就可完成光纖同步數字接口的通信。

附圖說明

圖1本發明系統的結構框圖；

圖2本發明HDLC幀協議收發器的結構框圖；

圖3本發明HDLC中發送控制模塊示意圖；

圖4本發明HDLC中接收控制模塊示意圖；

圖5本發明CMI編碼電路示意圖；

圖6本發明CMI解碼電路示意圖；

圖7本發明同步時鐘提取電路示意圖。

具體實施方式

下面結合附圖和具體實施例對本發明的具體實施方式作進一步詳細的說明。

如圖1～2所示，一種基于FPGA的光纖數字同步接口系統，包括至少兩個繼電保護裝置以及其相互連接的光纖，所述繼電保護裝置包括微處理器、FPGA控制器和用于光電信號轉化的光收發模塊，所述FPGA控制器包括HDLC幀協議收發器和采用CMI碼的物理層光纖通訊線路，所述HDLC幀協議收發器由發送控制模塊和接收控制模塊組成，微處理器通過總線方式與FPGA控制器中的HDLC通訊連接，HDLC與CMI連通進而與光收發模塊相連。

當串行的HDLC幀組好后，通過幀發送器經物理層CMI編碼后傳輸至光收發模塊芯片并傳出；而接收到的串行HDLC幀，也是由光收發模塊上傳，經物理層CMI解碼后至HDLC接收控制器。HDLC幀收發器各功能模塊的連接是通過寄存器的配置實現的，從而組成了整體的HDLC幀收發功能。

如圖3所示，HDLC中的發送控制模塊包括發送控制接口模塊、發送同步模塊、CRC校驗生成模塊、發送FIFO緩存模塊、插零和并串轉換模塊以及插標志位模塊，所述發送控制接口模塊一端與微處理器總線接口連接，另一端分別與送同步模塊、CRC校驗生成模塊和發送FIFO緩存模塊相連后，再與插零和并串轉換模塊連接，所述插零和并串轉換模塊后連接有插標志位模塊，串行好的HDLC幀通過幀發送器到采用CMI碼的物理層進行編碼。

(1)發送同步模塊

由于系統時鐘和串行發送時鐘的頻率相差很大，發送同步模塊負責控制系統時鐘和串行發送時鐘的同步。

(2)CRC校驗生成模塊

誤碼率是通信系統設計關注的指標，在傳輸的數據要插入一定的校驗信息，根據HDLC的要求，數據發送時對當前幀的所有數據進行CRC多項式計算，把結果附加到數據后隨數據一起發送，CRC校驗生成模塊采用CCITT標準的CRC-16算法，其多項式為x¹⁶+x¹²+x⁵+1。

(3)發送FIFO緩存模塊

主時鐘和發送時鐘的頻率相差較大，幀發送器設計了FIFO，有效協調兩者的頻率差帶來的同步問題。

(4)插零和并串轉換模塊

為了保證數據鏈路的透明傳輸(即可以傳輸任意組合的比特率)，HDLC處理器在發送端對傳輸數據進行“0”比特填充。因為幀頭和幀尾為“01111110”，因此當幀連續傳輸了5個“1”比特后，插入一個“0”比特，可避免與標志位相同。

異步置位，時鐘上升沿到來時利用移位寄存器，進行8比特數據的并串轉換，對連續的5比特數據求與運算，5個“1”比特之后，插入一個“0”比特，此時以為寄存器暫停移位。

(5)標志位生成模塊

標志位生成模塊對待發送的數據進行幀頭尾的添加，如果控制信號幀信號為高電平，且控制信號終止幀為低電平，表明有數據發送或者數據發送完畢，需要增加幀頭和幀尾。

如圖4所示，HDLC中的接收控制模塊包括接收控制接口模塊、接收同步模塊、CRC校驗驗證模塊、接收FIFO緩存模塊、刪零和串并轉換模塊以及去標志位模塊，采用CMI碼的物理層進行解碼后的數據傳輸給去標志位模塊，所述去標志位模塊與刪零和串并轉換模塊相連，刪零和串并轉換模塊分別接收同步模塊、CRC校驗驗證模塊和接收FIFO緩存模塊相連后，再與接收控制接口模塊連接，接收控制接口模塊最后與微處理器總線接口相連。

(1)CRC校驗驗證模塊

采取的CRC-16與發送模塊的CRC-16算法相同，把接收到的數據進行CRC-16計算，其結果與接收到的CRC-16相比較，如果相同則幀校驗錯誤標志為低，否則幀校驗錯誤標志為高。

(2)接收FIFO緩沖模塊

接收緩沖模塊與發送緩沖模塊功能類似，幀發送器設計了FIFO，有效協調兩者的頻率差帶來的同步問題，其主要不同就是數據流方向相反。

(3)刪零和串并轉換模塊

模塊中對比特流中的連續“1”比特進行計數，然后用于刪零判斷、檢測幀結束標志和檢測幀中斷標志的功能。

計數器和下一比特在不同值組合下所對應的含義如下：

①當計數器的值為6，且下一接收比特為“0”，表明檢測到幀結束標志；

②當計數其的值為5，且下一接收比特為“0”，表明比特“0”應該刪去；

③當計數器的值為6，且下一接收比特為“1”，表明檢測到中斷標志。

(4)去標志位模塊

其功能主要是檢測發送的幀頭，確定起始邊界。串行數據RX存入8位寄存器ShifReg中，進行移位操作，同時進行幀頭的判別式如下：FlagDetect為not ShiftReg(0)and ShiftReg(1)and ShiftReg(2)and ShiftReg(3)and ShiftReg(4)and ShiftReg(5)and ShiftReg(6)and not ShiftReg(7)。

如果FlagDetect值為高，表明模塊檢測到了幀頭標志。

數字光纖通信在傳輸信道中需要經過碼型變換，使之變換為適合于傳輸信道傳輸的碼型，標準數字接口的使用碼型分為HDB3碼和CMI碼，CMI碼也稱信號反轉碼，以交替地用正電平或負電平表示“1”，用固定相位的一個周期的方波表示“0”，這種碼的直流分量趨于零或等于零，很容易提取位定時信號，具有良好的檢錯能力。

CMI編碼電路如圖5所示，所述CMI編碼電路包括0信號編碼電路、1信號編碼電路、時序控制模塊和編碼控制輸出模塊，若輸入NRZ碼字為“0”則CMI碼直接輸出“01”碼型，若輸入NRZ碼字“1”，則利用FPGA狀態機的原理設置兩種狀態交替出現，一種狀態的編碼為“00”，另一種狀態的編碼為“11”，完成CMI編碼功能，編碼后的速率增加了一倍。

CMI解碼電路如圖6所示，所述CMI解碼電路包括同步時鐘提取電路、誤碼檢測電路、碼流控制電路和解碼判決電路，FPGA實現CMI解碼的過程如下，CMI碼流的二電平信號中二進制數“01”和“00”的第一個二進制數“0”提供了二電平信號的方向信息。CMI解碼電路采用過零檢測的方法檢測到二電平信號的下降沿，以此來分割CMI編碼的二電平信號，獲取CMI碼流二電平信號在發送端對同一電平信號編碼出的兩個碼元，然后根據CMI編碼規則進行解碼，把CMI編碼的數據二電平信號中的“01”、“11”和“00”轉變成電平碼“0”和“1”。

由于物理層光纖通道接收到的CMI碼來自另一個裝置，不是來自同一個晶振，因此不可避免會出現是時鐘上升沿或下降沿到來時，接收到的CMI碼剛好處于變化中，造成誤碼，需要利用高精度頻率較高的時鐘去提取接收CMI碼的同步時鐘，保證時鐘和數據同步。

同步時鐘提取電路如圖7所示，同步時鐘提取電路包括數字濾波、PLL、跳變沿提取電路、帶清零抖動判斷的N進制計數器和固定延遲，CMI碼經過數字濾波進入跳變沿提取電路后，一端通過固定延遲輸出CMI碼，另一端通過帶清零抖動判斷的N進制計數器后輸出同步時鐘，其中具有高精度的時鐘源的PLL，利用輸入碼元的跳變沿脈沖作為計數器的清零輸入信號，計數器為N進制計數器，當輸入清零信號后，計數器輸出翻轉。當輸入碼元出現連“0”或是連“1”時，一個碼元的長度為2NT，由于計數器為N進制，計數器的計數值回到0時，計數器的輸出仍然翻轉，占空比為：NT/2NT＝50％。這樣就保證了一個輸入碼元的寬度對應了占空比為50％的時鐘信號，即實現了輸入碼元與計數器輸出時鐘的同步。

為了驗證解碼的正確性，增加了誤碼檢測電路，如果接收到的CMI碼流中的出現誤碼碼元“10”或接收到的兩個“00”或“11”在相鄰碼流中出現，則判為誤碼。

由于微處理器的讀寫時鐘與FPGA的FIFO讀寫時鐘可能不一致，比如微處理器讀一次，可能會讀到多個重復的數據，因此需要使它們時序匹配，微處理器寫一次，接收FIFO緩沖區地址只加一，只寫入一個數據，FIFO緩沖區的地址只加一，只寫入一個數據；同樣，微處理器讀一次，發送FIFO緩沖區地址只加一，只讀入一個數據。

處理器與FPGA數據交互過程如下，微處理器通過寫的方式定時向FPGA發送數據，接收數據時，連接微處理器的外部中斷IO口會產生高電平，產生外部中斷，微處理器讀取FPGA中的數據。經測試，該通道工作正常，當數據幀長為28字節時，傳送時間小于25us，無誤碼，無丟幀出現，完全滿足應用要求。

以上所述僅是本發明的實施方式，再次聲明，對于本技術領域的普通技術人員來說，在不脫離本發明原理的前提下，還可以對本發明進行若干改進，這些改進也列入本發明權利要求的保護范圍內。