本發(fā)明屬于通信技術(shù)領(lǐng)域，更進(jìn)一步涉及無線通信中一種基于可編程邏輯門陣列fpga(field-programmablegatearray)的時變基帶多徑信道模擬裝置及方法。本發(fā)明可用于各種無線通信的實(shí)驗(yàn)中，實(shí)現(xiàn)對無線通信信道特性的模擬，使開發(fā)人員在實(shí)驗(yàn)室環(huán)境下就可以方便地測試無線通信系統(tǒng)的性能，減少無線通信系統(tǒng)的開發(fā)成本并縮短開發(fā)周期。

背景技術(shù)：

模擬無線通信信道技術(shù)主要是指對無線信道進(jìn)行建模，并對無線信號添加多徑時延、多徑衰落、多普勒頻偏和高斯白噪聲的技術(shù)。無線信道的研究是無線通信研究工作的重要部分，所以模擬無線通信信道的研究不僅有理論意義還有非常大的實(shí)用價值。如何更加準(zhǔn)確地建立無線信道模型，并對信號添加多徑時延、多徑衰落、多普勒頻偏和高斯白噪聲是研究模擬無線信道技術(shù)的重點(diǎn)，并且為了實(shí)用性更好，使信道能適用于更多場景，在設(shè)計(jì)模擬無線通信信道時還要考慮可以通過參數(shù)改變信道的多徑特性。

清華大學(xué)在其提出的專利申請文獻(xiàn)“基帶多徑衰落信道模擬器”(申請日：2005.7.15，申請?zhí)朿n200510012193.3，公告號cn1702986a)中公開了一種基帶多徑衰落信道模擬器。該模擬器首先基于多抽樣率信號處理結(jié)構(gòu)，通過對預(yù)存于存儲單元中的固有最大多普勒頻移的衰落信號進(jìn)行分時復(fù)用讀取，并且同時控制各條路徑的讀取速度來實(shí)現(xiàn)上采樣操作，得到最大多普勒頻移的衰落信號的并行輸出，然后使信號的分路與延時在一個多徑數(shù)字延時器中進(jìn)行，通過控制多個串口的雙口ram的初始寫地址和多個多路選擇器的選擇控制信號來產(chǎn)生具有不同時延功率譜結(jié)構(gòu)的信道模型。該模擬器優(yōu)點(diǎn)是能夠產(chǎn)生多種不同的功率譜結(jié)構(gòu)的信道，適用于多種無線信道環(huán)境，并且能較好地模擬基帶多徑衰落信道，但是，該裝置仍然存在的不足之處是，不具有普遍適用性，難以模擬多種無線信道環(huán)境，而且硬件實(shí)現(xiàn)復(fù)雜度高，硬件資源消耗很大，結(jié)構(gòu)復(fù)雜，導(dǎo)致硬件平臺難以搭建。

kuo-hsienliang等人在其發(fā)表的論文“designandactualisationoftheimprovedjakesfadingchannel”([j].ietcommunications，2017,1,11)中提出了一種基于改進(jìn)型杰克斯jakes模型的多徑時變信道實(shí)現(xiàn)方法。論文采用的多徑時變信道實(shí)現(xiàn)方法是在杰克斯jakes模型的基礎(chǔ)上，通過引入一個隨機(jī)變量，進(jìn)行公式推導(dǎo)，將杰克斯jakes模型改進(jìn)成一種隨機(jī)型信道模型，然后通過dds發(fā)生器模擬信道各徑的輸出，最后將各徑輸出進(jìn)行累加，得到多徑時變信道輸出，由于隨機(jī)變量的存在，使得各徑信道的輸出互不相關(guān)。這種方法的優(yōu)勢是消除了信道多徑之間的相關(guān)性，更貼近真實(shí)的無線信道，但是，該方法仍然存在的不足之處是，其瑞利信道模型的數(shù)學(xué)表達(dá)形式不夠簡潔，所需的運(yùn)算量仍然很大。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的在于針對已有時變基帶多徑信道在硬件技術(shù)領(lǐng)域的實(shí)現(xiàn)復(fù)雜度高，結(jié)構(gòu)復(fù)雜的不足，提供一種基于fpga的低復(fù)雜度、結(jié)構(gòu)簡單的時變基帶多徑信道模擬裝置，該裝置使用較少的硬件實(shí)現(xiàn)資源，并能通過預(yù)存于fpga內(nèi)的多徑信道參數(shù)將信道配置成應(yīng)用于多種環(huán)境的時變基帶多徑信道，能較好地適用于各種無線通信系統(tǒng)的實(shí)際應(yīng)用中。

為了實(shí)現(xiàn)上述目的，本發(fā)明方法的思路是：首先將串行的輸入信號存儲在可編程邏輯門陣列fpga的存儲器內(nèi)，然后利用偽噪聲pn序列產(chǎn)生偽隨機(jī)數(shù)，構(gòu)建改進(jìn)型瑞利信道模型，產(chǎn)生瑞利信道輸出信號，設(shè)置瑞利信道總數(shù)，添加多徑時延與多徑衰落，生成時變多徑信道輸出，最后添加高斯白噪聲，獲得輸出信號。

本發(fā)明的模擬裝置包括四個模塊：信號輸入模塊、瑞利信道產(chǎn)生模塊、多徑疊加模塊、信道輸出模塊，各模塊通過可編程邏輯門陣列fpga實(shí)現(xiàn)，其中：

所述的信號輸入模塊，用于接收串行的輸入信號，并將其存儲在可編程邏輯門陣列fpga的存儲器內(nèi)。

所述的瑞利信道產(chǎn)生模塊，用于生成四組偽噪聲pn序列，將四組偽噪聲pn序列合并成一組四位二進(jìn)制數(shù),并縮小16倍，產(chǎn)生精度為0.0625，在0到1之間服從均勻分布的一組偽隨機(jī)數(shù)組,以一組從0到1的間隔為的分?jǐn)?shù)為查找索引，以該組分?jǐn)?shù)的所有余弦值為查找結(jié)果，生成一張余弦查找表，將余弦查找表存于可編程邏輯門陣列fpga的只讀存儲器rom中,可編程邏輯門陣列fpga分別計(jì)算待構(gòu)建的改進(jìn)型瑞利信道模型中，每一徑信號到達(dá)信道模型接收端的第一相位值和第二相位值,計(jì)算改進(jìn)型瑞利信道模型的輸出值，將改進(jìn)型信道模型的輸出與存儲于可編程邏輯門陣列fpga的輸入信號相乘，產(chǎn)生瑞利信道輸出信號。

所述的多徑疊加模塊，用于根據(jù)待模擬的無線通信信道環(huán)境的需求，多徑疊加模塊設(shè)置待模擬時變多徑信道的路徑總數(shù)、各條信道路徑的時延、各條信道路徑衰落，并將設(shè)置的三種多徑參數(shù)存儲于可編程邏輯門陣列fpga的存儲器內(nèi)，從可編程邏輯門陣列fpga的存儲器內(nèi)，讀取時變多徑信道的路徑總數(shù)，可編程邏輯門陣列fpga根據(jù)時變多徑信道的路徑總數(shù)，設(shè)置時變多徑信道中使用的瑞利信道的數(shù)目，從可編程邏輯門陣列fpga的存儲器內(nèi)，讀取時變多徑信道的各條信道路徑時延，可編程邏輯門陣列fpga分別給各條路徑上的瑞利信道信號輸出做延時操作，得到加時延信號，從可編程邏輯門陣列fpga的存儲器內(nèi)，讀取時變多徑信道的各條信道路徑衰落，可編程邏輯門陣列fpga分別給各條路徑的加延時信號加衰落，得到各條路徑上的加衰落信號，將所有路徑的加衰落信號疊加，得到一個多徑總衰落信號。

所述的信號輸出模塊，用于利用基帶近似高斯白噪聲公式，信號輸出模塊在多徑總衰落信號上添加基帶近似高斯白噪聲，得到模擬的時變基帶多徑信道的輸出信號。

本發(fā)明的模擬方法是通過基于fpga的時變基帶多徑信道模擬裝置實(shí)現(xiàn)的，具體步驟如下：

(1)獲取輸入信號：

信號輸入模塊接收串行的輸入信號，并將其存儲在可編程邏輯門陣列fpga的存儲器內(nèi)。

(2)產(chǎn)生瑞利信道輸出信號；

(2a)瑞利信道產(chǎn)生模塊生成四組偽噪聲pn序列，將四組偽噪聲pn序列合并成一組四位二進(jìn)制數(shù)。

(2b)瑞利信道產(chǎn)生模塊將合并后的一組四位二進(jìn)制數(shù)縮小16倍，產(chǎn)生精度為0.0625，在0到1之間服從均勻分布的一組偽隨機(jī)數(shù)組。

(2c)瑞利信道產(chǎn)生模塊以一組從0到1的間隔為的分?jǐn)?shù)為查找索引，以該組分?jǐn)?shù)的所有余弦值為查找結(jié)果，生成一張余弦查找表，將余弦查找表存于可編程邏輯門陣列fpga的只讀存儲器rom中。

(2d)按照下式，可編程邏輯門陣列fpga分別計(jì)算待構(gòu)建的改進(jìn)型瑞利信道模型中，每一徑信號到達(dá)信道模型接收端的第一相位值和第二相位值：

其中，θ1,n(t)表示待構(gòu)建的改進(jìn)型瑞利信道模型，在采樣t時刻第n徑信號到達(dá)信道模型接收端的第一相位值,ρ表示隨機(jī)因子，ρ是0到1之間服從均勻分布的一組偽隨機(jī)數(shù)組，n表示待構(gòu)建的改進(jìn)型瑞利信道模型當(dāng)前徑數(shù)，n取值為1到m的整數(shù)，m表示待構(gòu)建的改進(jìn)型瑞利信道模型總徑數(shù)，fm表示最大多普勒頻移，t表示采樣時間，αn表示待構(gòu)建的改進(jìn)型瑞利信道模型中的常量，θ2,n(t)表示待構(gòu)建的改進(jìn)型瑞利信道模型，在采樣t時刻第n徑信號到達(dá)信道模型接收端的第二相位值。

(2e)按照下式，可編程邏輯門陣列fpga計(jì)算得到多普勒功率譜為“u”形譜，幅度值隨著時間隨機(jī)變化的改進(jìn)型瑞利信道模型的輸出值：

其中，x(t)表示改進(jìn)型瑞利信道模型在采樣t時刻的輸出值，表示取平方根操作，m表示改進(jìn)型瑞利信道模型總徑數(shù)，σ表示求和操作，n表示改進(jìn)型瑞利信道模型當(dāng)前徑數(shù)，n的取值為1到m的整數(shù)，u(·)表示查詢余弦查找表操作，θ1,n(t)表示改進(jìn)型瑞利信道模型，在采樣t時刻第n徑信號到達(dá)信道模型接收端的第一相位值,j表示虛數(shù)符號，θ2,n(t)表示改進(jìn)型瑞利信道模型，在采樣t時刻第n徑信號到達(dá)信道模型接收端的第二相位值。

(2f)瑞利信道產(chǎn)生模塊將改進(jìn)型信道模型的輸出與存儲于可編程邏輯門陣列fpga的輸入信號相乘，產(chǎn)生瑞利信道輸出信號。

(3)存儲多徑參數(shù)：

根據(jù)待模擬的無線通信信道環(huán)境的需求，多徑疊加模塊設(shè)置待模擬時變多徑信道的路徑總數(shù)、各條信道路徑的時延、各條信道路徑衰落，并將設(shè)置的三種多徑參數(shù)存儲于可編程邏輯門陣列fpga的存儲器內(nèi)。

(4)設(shè)置瑞利信道數(shù)目：

(4a)多徑疊加模塊從可編程邏輯門陣列fpga的存儲器內(nèi)，讀取時變多徑信道的路徑總數(shù)。

(4b)可編程邏輯門陣列fpga根據(jù)時變多徑信道的路徑總數(shù)，設(shè)置時變多徑信道中使用的瑞利信道的數(shù)目。

(5)獲得加時延信號：

(5a)多徑疊加模塊從可編程邏輯門陣列fpga的存儲器內(nèi)，讀取時變多徑信道的各條信道路徑時延。

(5b)可編程邏輯門陣列fpga分別給各條路徑上的瑞利信道信號輸出做延時操作，得到加時延信號。

(6)獲得多徑總衰落信號：

(6a)多徑疊加模塊從可編程邏輯門陣列fpga的存儲器內(nèi)，讀取時變多徑信道的各條信道路徑衰落。

(6b)利用加多徑衰落公式，可編程邏輯門陣列fpga分別給各條路徑的加延時信號加衰落，得到各條路徑上的加衰落信號。

(6c)將所有路徑的加衰落信號疊加，得到一個多徑總衰落信號。

(7)獲得輸出信號：

利用基帶近似高斯白噪聲公式，信號輸出模塊在多徑總衰落信號上添加基帶近似高斯白噪聲，得到模擬的時變基帶多徑信道的輸出信號。

本發(fā)明與現(xiàn)有技術(shù)相比具有以下優(yōu)點(diǎn)：

第一，由于本發(fā)明的裝置中采用了瑞利信道生成模塊，用以以一組從0到1的間隔為的分?jǐn)?shù)為查找索引，以該組分?jǐn)?shù)的所有余弦值為查找結(jié)果，生成一張余弦查找表，將余弦查找表存于可編程邏輯門陣列fpga的只讀存儲器rom中，利用查詢查找表操作計(jì)算瑞利信道輸出，克服了現(xiàn)有技術(shù)中瑞利信道模擬裝置硬件資源消耗很大的不足，使得本發(fā)明的裝置使用的硬件實(shí)現(xiàn)資源較少。

第二，由于本發(fā)明的裝置中采用了多徑疊加模塊，用于根據(jù)待模擬的無線通信信道環(huán)境的需求，設(shè)置待模擬時變多徑信道的路徑總數(shù)、各條信道路徑的時延、各條信道路徑衰落，計(jì)算模擬的時變基帶多徑信道的輸出信號，克服了現(xiàn)有技術(shù)中無線信道模擬裝置不具有普遍適用性，難以模擬多種無線信道環(huán)境的不足，使得本發(fā)明的裝置可以通過更改預(yù)存于編程邏輯門陣列fpga的存儲器內(nèi)的三種多徑參數(shù)，將多徑信道輸出信號滿足不同信道環(huán)境的多徑參數(shù)要求，可以更加靈活的應(yīng)用于不同無線通信環(huán)境的信道模擬中。

第三，由于本發(fā)明的方法構(gòu)建了一種改進(jìn)型瑞利信道模型，通過計(jì)算改進(jìn)型瑞利信道模型中各徑信號到達(dá)接收端的第一相位和第二相位，查詢余弦查找表，計(jì)算改進(jìn)型瑞利信道模型的輸出值，克服了現(xiàn)有技術(shù)中瑞利信道模型數(shù)學(xué)表達(dá)形式不夠簡潔，所需的運(yùn)算量大以及結(jié)構(gòu)復(fù)雜，硬件實(shí)現(xiàn)復(fù)雜度高，硬件平臺難以搭建的不足，使得本發(fā)明發(fā)法結(jié)構(gòu)簡單，運(yùn)算量小，可以很方便的應(yīng)用于實(shí)際無線通信系統(tǒng)的信道模擬中。

附圖說明

圖1為本發(fā)明的方法流程圖；

圖2為本發(fā)明方法中的改進(jìn)型瑞利信道模型輸出的仿真幅值分布圖；

圖3為本發(fā)明方法中的改進(jìn)型瑞利信道模型輸出的仿真多普勒功率譜分布圖。

具體實(shí)施方式

下面結(jié)合附圖對本發(fā)明作進(jìn)一步的描述。

本發(fā)明的裝置包括四個模塊：信號輸入模塊、瑞利信道產(chǎn)生模塊、多徑疊加模塊、信道輸出模塊，各模塊通過可編程邏輯門陣列fpga實(shí)現(xiàn)，其中：

信號輸入模塊，用于接收串行的輸入信號，并將其存儲在可編程邏輯門陣列fpga的存儲器內(nèi)。

瑞利信道產(chǎn)生模塊，用于生成四組偽噪聲pn序列，將四組偽噪聲pn序列合并成一組四位二進(jìn)制數(shù),并縮小16倍，產(chǎn)生精度為0.0625，在0到1之間服從均勻分布的一組偽隨機(jī)數(shù)組,以一組從0到1的間隔為的分?jǐn)?shù)為查找索引，以該組分?jǐn)?shù)的所有余弦值為查找結(jié)果，生成一張余弦查找表，將余弦查找表存于可編程邏輯門陣列fpga的只讀存儲器rom中,可編程邏輯門陣列fpga分別計(jì)算待構(gòu)建的改進(jìn)型瑞利信道模型中，每一徑信號到達(dá)信道模型接收端的第一相位值和第二相位值,計(jì)算改進(jìn)型瑞利信道模型的輸出值，將改進(jìn)型信道模型的輸出與存儲于可編程邏輯門陣列fpga的輸入信號相乘，產(chǎn)生瑞利信道輸出信號。

多徑疊加模塊，用于根據(jù)待模擬的無線通信信道環(huán)境的需求，多徑疊加模塊設(shè)置待模擬時變多徑信道的路徑總數(shù)、各條信道路徑的時延、各條信道路徑衰落，并將設(shè)置的三種多徑參數(shù)存儲于可編程邏輯門陣列fpga的存儲器內(nèi)，從可編程邏輯門陣列fpga的存儲器內(nèi)，讀取時變多徑信道的路徑總數(shù)，可編程邏輯門陣列fpga根據(jù)時變多徑信道的路徑總數(shù)，設(shè)置時變多徑信道中使用的瑞利信道的數(shù)目，從可編程邏輯門陣列fpga的存儲器內(nèi)，讀取時變多徑信道的各條信道路徑時延，可編程邏輯門陣列fpga分別給各條路徑上的瑞利信道信號輸出做延時操作，得到加時延信號，從可編程邏輯門陣列fpga的存儲器內(nèi)，讀取時變多徑信道的各條信道路徑衰落，可編程邏輯門陣列fpga分別給各條路徑的加延時信號加衰落，得到各條路徑上的加衰落信號，將所有路徑的加衰落信號疊加，得到一個多徑總衰落信號。

信號輸出模塊，用于利用基帶近似高斯白噪聲公式，信號輸出模塊在多徑總衰落信號上添加基帶近似高斯白噪聲，得到模擬的時變基帶多徑信道的輸出信號。

參照圖2對本發(fā)明的模擬方法作進(jìn)一步詳細(xì)說明。

步驟1，獲取輸入信號。

信號輸入模塊接收串行的輸入信號，并將其存儲在可編程邏輯門陣列fpga的存儲器內(nèi)。

步驟2，產(chǎn)生瑞利信道輸出信號。

瑞利信道產(chǎn)生模塊生成四組偽噪聲pn序列，將四組偽噪聲pn序列合并成一組四位二進(jìn)制數(shù)。

瑞利信道產(chǎn)生模塊將合并后的一組四位二進(jìn)制數(shù)縮小16倍，產(chǎn)生精度為0.0625，在0到1之間服從均勻分布的一組偽隨機(jī)數(shù)組。

瑞利信道產(chǎn)生模塊以一組從0到1的間隔為的分?jǐn)?shù)為查找索引，以該組分?jǐn)?shù)的所有余弦值為查找結(jié)果，生成一張余弦查找表，將余弦查找表存于可編程邏輯門陣列fpga的只讀存儲器rom中。

按照下式，可編程邏輯門陣列fpga分別計(jì)算待構(gòu)建的改進(jìn)型瑞利信道模型中，每一徑信號到達(dá)信道模型接收端的第一相位值和第二相位值：

其中，θ1,n(t)表示待構(gòu)建的改進(jìn)型瑞利信道模型，在采樣t時刻第n徑信號到達(dá)信道模型接收端的第一相位值,ρ表示隨機(jī)因子，ρ是0到1之間服從均勻分布的一組偽隨機(jī)數(shù)組，n表示待構(gòu)建的改進(jìn)型瑞利信道模型當(dāng)前徑數(shù)，n取值為1到m的整數(shù)，m表示待構(gòu)建的改進(jìn)型瑞利信道模型總徑數(shù)，fm表示最大多普勒頻移，t表示采樣時間，αn表示待構(gòu)建的改進(jìn)型瑞利信道模型中的常量，θ2,n(t)表示待構(gòu)建的改進(jìn)型瑞利信道模型，在采樣t時刻第n徑信號到達(dá)信道模型接收端的第二相位值。

所述的待構(gòu)建的改進(jìn)型瑞利信道模型中的常量αn由下式計(jì)算得到：

其中，αn表示待構(gòu)建的改進(jìn)型瑞利信道模型中的常量，cos(·)表示取余弦操作，π表示圓周率，n表示待構(gòu)建的改進(jìn)型瑞利信道模型當(dāng)前徑數(shù)，n取值為1到m的整數(shù)，m表示待構(gòu)建的改進(jìn)型瑞利信道模型總徑數(shù)。

按照下式，可編程邏輯門陣列fpga計(jì)算得到多普勒功率譜為“u”形譜，幅度值隨著時間隨機(jī)變化的改進(jìn)型瑞利信道模型的輸出值：

其中，x(t)表示改進(jìn)型瑞利信道模型在采樣t時刻的輸出值，表示取平方根操作，m表示改進(jìn)型瑞利信道模型總徑數(shù)，σ表示求和操作，n表示改進(jìn)型瑞利信道模型當(dāng)前徑數(shù)，n的取值為1到m的整數(shù)，u(·)表示查詢余弦查找表操作，θ1,n(t)表示改進(jìn)型瑞利信道模型，在采樣t時刻第n徑信號到達(dá)信道模型接收端的第一相位值,j表示虛數(shù)符號，θ2,n(t)表示改進(jìn)型瑞利信道模型，在采樣t時刻第n徑信號到達(dá)信道模型接收端的第二相位值。

瑞利信道產(chǎn)生模塊將改進(jìn)型信道模型的輸出與存儲于可編程邏輯門陣列fpga的輸入信號相乘，產(chǎn)生瑞利信道輸出信號。

步驟3，存儲多徑參數(shù)。

根據(jù)待模擬的無線通信信道環(huán)境的需求，多徑疊加模塊設(shè)置待模擬時變多徑信道的路徑總數(shù)、各條信道路徑的時延、各條信道路徑衰落，并將設(shè)置的三種多徑參數(shù)存儲于可編程邏輯門陣列fpga的存儲器內(nèi)。

步驟4，設(shè)置瑞利信道數(shù)目。

多徑疊加模塊從可編程邏輯門陣列fpga的存儲器內(nèi)，讀取時變多徑信道的路徑總數(shù)。

可編程邏輯門陣列fpga根據(jù)時變多徑信道的路徑總數(shù)，設(shè)置時變多徑信道中使用的瑞利信道的數(shù)目。

步驟5，獲得加時延信號。

多徑疊加模塊從可編程邏輯門陣列fpga的存儲器內(nèi)，讀取時變多徑信道的各條信道路徑時延。

可編程邏輯門陣列fpga分別給各條路徑上的瑞利信道信號輸出做延時操作，得到加時延信號。

步驟6，獲得多徑總衰落信號。

多徑疊加模塊從可編程邏輯門陣列fpga的存儲器內(nèi)，讀取時變多徑信道的各條信道路徑衰落。

利用加多徑衰落公式，可編程邏輯門陣列fpga分別給各條路徑的加延時信號加衰落，得到各條路徑上的加衰落信號。

所述加多徑衰落公式如下：

其中，x(t)表示在采樣t時刻時變多徑信道衰落輸出信號，σ表示求和操作，n表示時變多徑信道的總徑數(shù)，n表示時變多徑信道的當(dāng)前徑數(shù)，n取值為1到n的整數(shù)，an表示第n徑信道衰落輸出信號的衰落，xn(t-τn)表示第n徑瑞利信道的經(jīng)過延時τn后的輸出信號，t表示采樣時間，τn表示第n徑信道衰落輸出信號的時延。

將所有路徑的加衰落信號疊加，得到一個多徑總衰落信號。

步驟7，獲得輸出信號。

利用基帶近似高斯白噪聲公式，信號輸出模塊在多徑總衰落信號上添加基帶近似高斯白噪聲，得到模擬的時變基帶多徑信道的輸出信號。

所述的基帶近似高斯白噪聲公式如下：

其中，y表示基帶近似高斯白噪聲，表示取平方根操作，ρ1表示基帶近似高斯白噪聲的同向分量幅度值，ρ1是服從[0，1]均勻分布的隨機(jī)數(shù)，j表示虛數(shù)符號，ρ2表示基帶近似高斯白噪聲的正交分量幅度值，ρ2是服從[0，1]均勻分布的隨機(jī)數(shù)。

下面結(jié)合仿真實(shí)驗(yàn)對本發(fā)明作進(jìn)一步的描述。

1.仿真條件：

本發(fā)明的仿真是對改進(jìn)型瑞利信道模型進(jìn)行模擬瑞利信道的仿真，使用matlab仿真工具，仿真參數(shù)為：最大多普勒頻偏926hz，采樣周期0.000001s，采樣點(diǎn)50000個。

2.仿真內(nèi)容與結(jié)果分析：

對本發(fā)明方法中的改進(jìn)型瑞利信道模型進(jìn)行模擬瑞利信道的仿真，得到改進(jìn)型瑞利信道模型的兩個仿真圖，圖2和圖3。

圖2為本發(fā)明方法中的改進(jìn)型瑞利信道模型輸出的仿真幅值分布圖，圖2中橫坐標(biāo)表示采樣時間，單位是秒，縱坐標(biāo)表示改進(jìn)型瑞利信道模型輸出的幅值，單位是db。

從圖2中可以看出改進(jìn)型瑞利信道輸出的幅度值隨采樣時間隨機(jī)變化，改進(jìn)型瑞利信道模型具有時變性。

圖3為本發(fā)明方法中的改進(jìn)型瑞利信道模型輸出的仿真多普勒功率譜分布圖，圖3中橫坐標(biāo)表示多普勒頻移與最大多普勒頻移的比值，縱坐標(biāo)表示改進(jìn)型瑞利信道模型輸出的信號功率，單位是db。

從圖3中可以看出多普勒功率譜滿足“u”形譜。

由于改進(jìn)型瑞利信道模型輸出滿足時變性和輸出多普勒功率譜滿足“u”形譜，所以能很好的適用于時變基帶多徑信道模擬方法中。

本發(fā)明方法的改進(jìn)型瑞利信道模型與杰克斯jakes瑞利信道模型復(fù)雜度對比如表1所示：

表1改進(jìn)型瑞利信道模型與杰克斯jakes瑞利信道模型復(fù)雜度對比表