專利名稱：移位寄存器單元、移位寄存器和顯示裝置的制作方法
技術領域：
本實用新型涉及有機發光顯示領域，尤其涉及一種移位寄存器單元、移位寄存器和顯示裝置。
背景技術：
在有源驅動顯示(Active Matrix Display)中，各行的掃描線(scan line)和各列的掃描線(data line)交叉構成了一個有源矩陣。一般采用逐行掃描的方法，依次打開各行的門管，將數據線上的電壓寫入像素。在顯示背板上集成行掃描驅動電路，具有窄邊化、低成本的優勢，已經在大多數IXD / AMOLED顯示器件中采用。目前制造顯示器件背板的工藝有很多種，如a-Si，LTPS, Oxide (氧化物)TFT等。 a-Si工藝較成熟，成本低，但是a-Si TFT具有遷移率低和穩定性差的缺點。LTPS TFT速度快、穩定性好，但是均勻性差，成本高，還不適于大尺寸面板的制備。氧化物TFT遷移率較高，均勻性好，成本低，是未來最適合大尺寸面板顯示的技術，但是氧化物TFT的I-V轉移特性通常為耗盡型，即在氧化物TFT的柵源電壓Vgs為零時，其仍然導通。耗盡型TFT (薄膜晶體管)給顯示器件背板集成移位寄存器帶來很大難度。圖IA是傳統的移位寄存器的結構圖，圖IA中所有的晶體管都是η型薄膜晶體管。如圖IA所示，傳統的移位寄存器包括第一輸出晶體管Tl、第二輸出晶體管Τ2、控制Tl的第一控制模塊11和控制Τ2的第二控制模塊12,每一級的移位寄存器的輸出端與下一級移位寄存器的輸入端連接，并交替通過兩個占空比為50%的時鐘信號CLKl、CLK2所控制，所有的輸入信號和控制信號擺幅為VGL VGH，VGL為低電平，VGH為高電平。第一輸出晶體管Tl與時鐘信號0^2和輸出端0爪(11)連接，起到傳輸高電平的作用；第二輸出晶體管T2與輸出低電平VGL的低電平輸出端和輸出端OUT (η)連接，起到傳輸低電平的作用。如圖IB所示，該移位寄存器的工作可以分三個階段第一個階段是預充電階段，當前一級移位寄存器的輸出端OUT(η-l)產生一個高電平脈沖時，控制PU點(與Tl的柵極連接的節點，也即上拉節點)被充電至高電平VGH，同時控制ro點(與T2的柵極連接的節點，也即下拉節點)被放電至低電平VGL，此時Tl導通，將CLK2的低電平傳至輸出端OUT (η)，而Τ2關斷；第二個階段為求值階段，在下一個時鐘周期，點變為浮空狀態，即與其相連的第一輸出控制模塊的晶體管都被關斷，沒有信號過來。CLK2從低電平變為高電平，隨著輸出電壓的上升，PU點電壓被連接在Tl的柵極和輸出端OUT (η)之間的電容自舉到一個更高的電平，從而保證輸出端OUT (η)的輸出電壓沒有閾值損失，此時H)點保持為低電平，使T2關斷，防止輸出端OUT (η)輸出的高電平通過Τ2漏電；第三個階段為復位階段，即再下一個時鐘周期，CLK2變為低電平，CLKl變為高電平，I3U點被放電至低電平，ro點被重新充電至高電平，這時Tl關斷，T2導通，輸出端OUT (η)的輸出電壓通過Τ2保持低電平。由圖IB可知，I3U點和ro點形成互反的關系，避免Tl和Τ2同時導通造成輸出異堂
巾O然而如果圖IA中的Tl和T2為耗盡型晶體管，輸出則會產生較大的失真。首先，在求值階段，PU點電壓為高電平使Tl管導通，PD點電壓雖然被放電至低電平VGL，但是由于T2的耗盡型特性，T2的Vgs雖然為O但仍不能正常關斷，產生漏電流，即Tl和T2同時導通，則輸出端OUT (η)輸出的高電平取決于Tl和Τ2的電阻分壓，通常會比正常所需高電平低很多，進而會影響下一級移位寄存器的正常工作，可能造成后級失效。其次，在復位階段，PU點電壓為低電平，PD點電壓為高電平，輸出端OUT (η)的輸出電壓為低電平，同時由于Tl為耗盡型晶體管，Tl始終導通，如果CLK2變為高電平，則輸出端OUT (η)的輸出電壓會 產生高電平脈沖，其電位取決于Tl和Τ2的電阻分壓。輸出端OUT(n)的輸出電壓的正常波形如圖IC中實線所示，輸出端OUT (η)的輸出電壓的失真后的波形如圖IC中虛線所示。除了第一輸出晶體管Tl和第二輸出晶體管Τ2，內部控制電路中的耗盡型TFT管同樣會造成輸出失效。如圖2Α所示，所述第二控制模塊為下拉管控制模塊，所述第一控制模塊包含Τ3和Τ4，Τ3和Τ4為耗盡型晶體管，其中，Τ3連接與上一級移位寄存器的輸出端OUT (η-1)和PU點(與Tl的柵極連接的節點)連接，Τ3的作用是在預充電階段將I3U點電壓充電至高電平；Τ4的柵極與復位信號Rst連接，Τ4與連接I3U點和輸出低電平VGL的低電平輸出端連接，Τ4的作用是在復位階段將點電壓拉低。耗盡型晶體管Τ3和Τ4在求值階段時會導通，將I3U點電壓拉低，從而造成Tl不完全導通，影響輸出端OUT (η)輸出的高電平，如圖2Β中虛線部分所示。綜上所述，急需在電路結構上進行改進解決耗盡型TFT對移位寄存器輸出的影響。

實用新型內容本實用新型的主要目的在于提供一種移位寄存器單元、移位寄存器和顯示裝置，以解決耗盡型TFT的漏電流問題對移位寄存器的影響。為了達到上述目的，本實用新型提供了一種移位寄存器單元，包括輸入端；用于在求值階段上拉驅動信號的第一輸出控制模塊，其輸出控制信號輸出端與上拉節點連接；用于在復位階段下拉所述驅動信號的第二輸出控制模塊，其輸出控制信號輸出端與下拉節點連接；所述第一輸出控制模塊還與所述輸入端連接；所述移位寄存器單元還包括進位信號輸出端；驅動信號輸出端；用于通過分級輸出進位信號和驅動信號，而使得在所述驅動信號在求值階段維持高電平而在復位階段維持低電平的分級輸出模塊，分別與所述上拉節點、所述下拉節點、所述進位信號輸出端和所述驅動信號輸出端連接；用于在求值階段通過所述第一輸出控制模塊維持所述上拉節點的電平為高電平，以使得所述驅動信號維持高電平的上拉節點電平維持模塊，與所述第一輸出控制模塊連接。實施時，所述分級輸出模塊包括用于在預充電階段和復位階段在第一輸出控制模塊的控制下使得進位信號輸出端輸出第一低電平，并在求值階段在第二輸出控制模塊的控制下使得進位信號輸出端輸出高電平的進位輸出單元，分別與所述第一輸出控制模塊、所述第二輸出控制模塊和所述進位信號輸出端連接；用于在求值階段在第二輸出控制模塊的控制下使得驅動信號輸出端輸出高電平，并在復位階段在第一輸出控制模塊的控制下使得驅動信號輸出端輸出第二低電平的驅動輸出單元，分別與所述第一輸出控制模塊、所述第二輸出控制模塊和所述驅動信號輸出端連接。實施時，所述進位輸出單元包括第一進位輸出薄膜晶體管和第二進位 輸出薄膜晶體管；所述第一進位輸出薄膜晶體管，柵極與所述第一輸出控制模塊的輸出控制信號輸出端連接，源極與所述進位信號輸出端連接，漏極與第一時鐘信號輸入端連接；所述第二進位輸出薄膜晶體管，柵極與所述第二輸出控制模塊的輸出控制信號輸出端連接，源極與第一低電平輸出端連接，漏極與所述進位信號輸出端連接。實施時，所述驅動輸出單元包括第一驅動薄膜晶體管、第二驅動薄膜晶體管和自舉電容；所述第一驅動薄膜晶體管，柵極與所述第一輸出控制模塊的輸出控制信號輸出端連接，源極與所述驅動信號輸出端連接，漏極與所述第一時鐘信號輸入端連接；所述第二驅動薄膜晶體管，柵極與所述第二輸出控制模塊的輸出控制信號輸出端連接，源極與第二低電平輸出端連接，漏極與所述驅動信號輸出端連接；所述第一驅動薄膜晶體管的柵極和源極之間并聯有所述自舉電容。實施時，所述第一進位輸出薄膜晶體管、所述第二進位輸出薄膜晶體管、所述第一驅動薄膜晶體管和所述第二驅動薄膜晶體管為耗盡型薄膜晶體管。實施時，所述第一進位輸出薄膜晶體管的閾值電壓、所述第二進位輸出薄膜晶體管的閾值電壓、所述第一驅動薄膜晶體管的閾值電壓和所述第二驅動薄膜晶體管的閾值電壓相同，都為耗盡閾值電壓；所述第一低電平小于所述第二低電平，并且所述第一低電平與所述第二低電平的差值的絕對值大于所述耗盡閾值電壓的絕對值。實施時，所述第一輸出控制模塊包括第一薄膜晶體管、第二薄膜晶體管、第三薄膜晶體管和第四薄膜晶體管，其中，所述第一薄膜晶體管，柵極和源極與所述輸入端連接，漏極與所述第二薄膜晶體管的源極連接；所述第二薄膜晶體管，柵極與所述輸入端連接，漏極與所述第四薄膜晶體管的漏極連接；所述第三薄膜晶體管，柵極與復位信號輸出端連接，源極與所述第一低電平輸出端連接，漏極與所述第四薄膜晶體管的源極連接；所述第四薄膜晶體管，柵極與所述復位信號輸出端連接；[0042]所述第一薄膜晶體管的漏極還與所述第一反饋控制薄膜晶體管的源極連接；所述第二薄膜晶體管的漏極與所述第一輸出控制模塊的輸出控制信號輸出端連接。實施時，所述第二輸出控制模塊包括第一輸出控制薄膜晶體管、第二輸出控制薄膜晶體管和第三輸出控制薄膜晶體管；所述第一輸出控制薄膜晶體管，柵極與所述第一進位輸出薄膜晶體管的柵極連接，源極與所述第二輸出控制薄膜晶體管的漏極連接，漏極與所述第二進位輸出薄膜晶體管的柵極連接；所述第二輸出控制薄膜晶體管，柵極與所述第一進位輸出薄膜晶體管的柵極連接，源極與第一低電平輸出端連接；所述第三輸出控制薄膜晶體管，柵極和漏極與高電平輸出端連接，源極與所述第二進位輸出薄膜晶體管的柵極連接。實施時,所述上拉節點電平維持模塊包括第一反饋控制薄膜晶體管，柵極與所述進位信號輸出端連接，源極與所述第一薄膜晶體管的漏極連接，漏極與所述驅動信號輸出端連接；所述第一反饋薄膜晶體管為耗盡型薄膜晶體管；所述第一反饋薄膜晶體管的閾值電壓為耗盡閾值電壓；所述第一低電平小于所述第二低電平，并且所述第一低電平與所述第二低電平的差值的絕對值大于所述耗盡閾值電壓。實施時，本實用新型所述的移位寄存器單元還包括切斷控制信號輸入端和切斷控制信號輸出端；所述上拉節點電平維持模塊還包括第二反饋控制薄膜晶體管；所述第二反饋控制薄膜晶體管，柵極與所述進位信號輸出端連接，源極與所述驅動信號輸出端連接，漏極與切斷控制信號輸出端連接；所述第二輸出控制模塊與所述切斷控制信號輸入端連接。實施時，所述分級輸出模塊還包括分級輸出單元，其連接于所述進位輸出單元和所述驅動輸出單元之間。實施時，所述分級輸出單元包括第一分級輸出薄膜晶體管和第二分級輸出薄膜晶體管；所述第一分級輸出薄膜晶體管，柵極與所述第一進位輸出薄膜晶體管的柵極連接，漏極與所述第一時鐘信號輸入端連接，源極所述第二反饋控制薄膜晶體管的源極連接;所述第二分級輸出薄膜晶體管，柵極與所述第二進位輸出薄膜晶體管的柵極連接，源極與第二低電平輸出端連接，漏極與所述第一分級輸出薄膜晶體管的源極連接。本實用新型還提供了一種移位寄存器，包括多級上述的移位寄存器單元；除了第一級移位寄存器單元之外，每一級移位寄存器單元的輸入端和上一級移位寄存器單元的進位信號輸出端連接。本實用新型還提供了一種移位寄存器，包括多級上述的移位寄存器單元；除了第一級移位寄存器單元之外，每一級移位寄存器單元的輸入端和上一級移位寄存器單元的進位信號輸出端連接；除了最后一級移位寄存器單元，每一級移位寄存器單元的切斷控制信號輸入端和下一級移位寄存器單元的切斷控制信號輸出端連接。本實用新型還提供了一種顯示裝置，包括上述的移位寄存器。與現有技術相比，本實用新型所述的移位寄存器單元、移位寄存器和顯示裝置，通過輸出分級和上拉節點電平維持，解決耗盡型TFT的漏電流問題對移位寄存器的影響，并增強了穩定性和可靠性，降低了功耗。

圖IA是傳統的移位寄存器的電路圖；圖IB是傳統的移位寄存器在工作過程中的各信號的時序圖； 圖IC是傳統的移位寄存器的輸出端OUT (η)的輸出波形；圖2Α是傳統的移位寄存器的具體實施例的電路圖；圖2Β是傳統的移位寄存器的具體實施例在工作過程中的各信號的時序圖；圖3是本實用新型所述的移位寄存器單元的第一實施例的電路圖；圖4是本實用新型所述的移位寄存器單元的第二實施例的電路圖；圖5是本實用新型所述的移位寄存器單元的第三實施例的電路圖；圖6是本實用新型所述的移位寄存器單元的第四實施例的電路圖；圖7是本實用新型所述的移位寄存器單元的第五實施例的電路圖；圖8是本實用新型所述的移位寄存器單元的第六實施例的電路圖；圖9是本實用新型所述的移位寄存器單元的第二實施例、第三實施例、第四實施例、第五實施例、第六實施例在工作過程中的各信號的時序圖；圖10是本實用新型所述的移位寄存器單元的第七實施例的電路圖；圖11是本實用新型所述的移位寄存器單元的第八實施例的電路圖；圖12是本實用新型所述的移位寄存器單元的第九實施例的電路圖；圖13是本實用新型所述的移位寄存器單元的第九實施例在工作過程中的各信號的時序圖；圖14是本實用新型所述的移位寄存器單元的第十實施例的電路圖；圖15是本實用新型所述的移位寄存器單元的第十實施例在工作過程中的各信號的時序圖；圖16是本實用新型所述的移位寄存器單元的第i^一實施例的電路圖；圖17是本實用新型所述的移位寄存器單元的第十一實施例在工作過程中的各信號的時序圖；圖18是本實用新型所述的移位寄存器單元的第十二實施例的電路圖；圖19是本實用新型采用的結構和傳統結構對耗盡型TFT的模擬結果示意圖；圖20是本實用新型所述的移位寄存器的第一實施例的電路圖；圖21是本實用新型所述的移位寄存器的第二實施例的電路圖。
具體實施方式
[0092]為使得本實用新型的目的、技術方案和優點表達得更加清楚明白，
以下結合附圖及具體實施例對本實用新型再做進一步詳細的說明。本實用新型提供了一種移位寄存器單元、移位寄存器和顯示裝置，以解決耗盡型TFT的漏電流問題對移位寄存器的影響。如圖3所示，本實用新型所述的移位寄存器單元的第一實施例，包括輸入端IN ；進位信號輸出端CA (η)；驅動信號輸出端OUT (η)；第一輸出控制模塊31，其輸出控制信號輸出端與PU點(上拉節點)連接，用于在求值階段上拉驅動信號；第二輸出控制模塊32，其輸出控制信號輸出端與H)點(下拉節點)連接，用于在復位階段下拉所述驅動信號；所述第一輸出控制模塊31還與所述輸入端IN連接；所述移位寄存器單元的第一實施例還包括分級輸出模塊33，分別與PU點、PD點、所述進位信號輸出端CA (η)和所述驅動信號輸出端OUT (η)連接，用于通過分級輸出進位信號和驅動信號，而使得在所述驅動信號在求值階段維持高電平而在復位階段維持低電平；上拉節點電平維持模塊34，與所述第一輸出控制模塊31連接，用于在求值階段通過第一輸出控制模塊31維持所述上拉節點的電平為高電平，以使得所述驅動信號維持高電平；所述進位信號輸出端CA (η)與下一級移位寄存器單元的輸入端IN連接(圖3中未不)。本實用新型所述的移位寄存器單元的第一實施例采用了所述分級輸出模塊33，通過分級輸出進位信號和驅動信號，而使得在所述驅動信號在求值階段維持高電平而在復位階段維持低電平，從而解決耗盡型TFT的漏電流問題對移位寄存器單元的驅動信號的影響；并且，本實用新型所述的移位寄存器單元的第一實施例通過所述上拉節點電平維持模塊31，控制在求值階段通過第一輸出控制模塊31維持所述上拉節點的電平為高電平，以使得所述驅動信號維持高電平，從而避免上拉節點(PU點)在求值階段通過內部TFT耗盡導通漏電，影響輸出。如圖4所示，本實用新型所述的移位寄存器單元的第二實施例的結構框圖。本實用新型所述的移位寄存器單元的第二實施例基于本實用新型所述的移位寄存器單元的第一實施例。在該第二實施例中，所述分級輸出模塊33包括驅動輸出單兀33 I和進位輸出單元332，其中，所述進位輸出單元332采用第一低電平輸出端驅動；所述驅動輸出單元33 I采用第二低電平輸出端驅動；所述進位輸出單元332，用于在預充電階段和復位階段在所述第一輸出控制模塊31的控制下使得進位信號輸出端CA (η)輸出第一低電平VGL1，并在求值階段在第二輸出控制模塊的控制下使得進位信號輸出端輸出高電平；[0111]所述驅動輸出單元331，用于在求值階段在所述第二輸出控制模塊32的控制下使得驅動信號輸出端OUT (η)輸出高電平,并在復位階段在第一輸出控制模塊3 I的控制下使得驅動信號輸出端OUT (η)輸出第二低電平VGL2。所述第一低電平輸出端輸出第一低電平VGLl,所述第二低電平輸出端輸出第二低電平VGL2 ；所述第一低電平VGLl和第二低電平VGL2不同，從而避免耗盡型TFT的漏電流問題對移位寄存器單元的驅動信號的影響。如圖5所示，本實用新型所述的移位寄存器單元的第三實施例的電路圖。本實用新型所述的移位寄存器單元的第三實施例基于本實用新型所述的移位寄存器單元的第二實施例。在該第三實施例中，所述進位輸出單元332包括第一進位輸出薄膜晶體管Tl和第二進位輸出薄膜晶體管Τ2 ； 所述驅動輸出單元331包括第一驅動薄膜晶體管Τ3、第二驅動薄膜晶體管Τ4和自舉電容C ;所述第一進位輸出控制薄膜晶體管Tl，柵極與所述第一輸出控制模塊31的輸出控制信號輸出端連接，源極與所述進位信號輸出端CA (η)連接，漏極與第一時鐘信號輸入端連接；所述第一驅動薄膜晶體管Τ3的柵極和源極之間并聯有所述自舉電容C ；所述第一驅動薄膜晶體管Τ3，柵極與所述第一輸出控制模塊31的輸出控制信號輸出端連接，源極與所述驅動信號輸出端OUT (η)連接，漏極與所述第一時鐘信號輸入端連接；所述第二輸出控制薄膜晶體管Τ2，柵極與所述第二輸出控制模塊32的輸出控制信號端連接，源極與第一低電平輸出端連接，漏極與所述進位信號輸出端CA (η)連接；所述第二驅動薄膜晶體管Τ4，柵極與所述第二輸出控制模塊32的輸出控制信號端連接，源極與第二低電平輸出端連接，漏極與所述驅動信號輸出端OUT (η)連接；所述第一輸出控制模塊31還分別與第一低電平輸出端和所述輸入端IN連接；所述第二輸出控制模塊32還與第一低電平輸出端連接。進一步地，Tl、Τ2、Τ3和Τ4都是η型TFT (薄膜晶體管)；進一步地，所述第一進位輸出薄膜晶體管Tl、所述第二進位輸出薄膜晶體管Τ2、所述第一驅動薄膜晶體管Τ3和所述第二驅動薄膜晶體管Τ4都是耗盡型薄膜晶體管；進一步地，所述第一進位輸出薄膜晶體管Tl的閾值電壓、所述第二進位輸出薄膜晶體管Τ2的閾值電壓、所述第一驅動薄膜晶體管Τ3的閾值電壓和所述第二驅動薄膜晶體管Τ4的閾值電壓相同，都為耗盡閾值電壓Vth ；其中，從第一時鐘信號輸入端輸入第一時鐘信號CLK1,所述第一低電平輸出端輸出第一低電平VGL1,所述第二低電平輸出端輸出第二低電平VGL2 ；并且VGL1〈VGL2，且 | VGL1-VGL2 | > | Vth |。PU點是與所述第一進位輸出控制薄膜晶體管Tl的柵極連接的節點，PD點是與所述第二進位輸出控制薄膜晶體管Τ2的柵極連接的節點。點電位、PD點電位分別由第一輸出控制模塊31、第二輸出控制模塊32所控制的。點電位的時序圖、H)點電位的時序圖如圖9所示。第一輸出控制模塊31是用于使I3U點電位產生如圖9所示的PU點電位的時序圖，第二輸出控制模塊32用于使ro點電位產生如圖9所示的ro點電位的時序圖。在該第三實施例中，所述第一輸出控制模塊與第二時鐘信號輸入端連接(圖5中未示)；作為可替代的實施例，也可以省去第二時鐘信號，第一輸出控制模塊也可以不與第二時鐘信號輸入端連接，可以實現同樣的功能。所述第從二時鐘信號輸入端輸入第二時鐘信號CLK2，CLKl和CLK2反相。如圖6所示，本實用新型所述的移位寄存器單元的第四實施例的電路圖。本實用新型所述的移位寄存器單元的第四實施例基于本實用新型所述的移位寄存器單元的第三實施例。在該第四實施例中，所述第二輸出控制模塊32包括第一輸出控制薄膜晶體管T21、第二輸出控制薄膜晶體管T22和第三輸出控制薄膜晶體管T23，其中，所述第一輸出控制薄膜晶體管T21，柵極與所述第一進位輸出薄膜晶體管Tl的柵·極連接，源極與所述第二輸出控制薄膜晶體管T22的漏極連接，漏極與所述第二進位輸出薄膜晶體管T2的柵極連接；所述第二輸出控制薄膜晶體管T22，柵極與所述第一進位輸出薄膜晶體管Tl的柵極連接，源極與第一低電平輸出端連接；所述第三輸出控制薄膜晶體管T23，柵極和漏極與高電平輸出端連接，源極與所述第二進位輸出薄膜晶體管T2的柵極連接；所述高電平輸出端輸出高電平VGH。如圖7所示，本實用新型所述的移位寄存器單元的第五實施例的電路圖。本實用新型所述的移位寄存器單元的第五實施例基于本實用新型所述的移位寄存器單元的第三實施例。在該第五實施例中，所述第一輸出控制模塊31包括反饋信號接收端CO ；所述上拉節點電平維持模塊34包括第一反饋控制薄膜晶體管T41，柵極與所述進位信號輸出端CA (η)連接，源極與所述第一輸出控制模塊的反饋信號接收端CO連接，漏極與所述驅動信號輸出端OUT (η)連接;所述第一反饋薄膜晶體管Τ41為耗盡型薄膜晶體管；所述第一反饋薄膜晶體管Τ41的閾值電壓為耗盡閾值電壓Vth ；所述VGL1〈VGL2，且IVGL1-VGL2 | > | Vth |，以保證在復位階段Τ41處于截止狀態，不會對驅動輸出端產生影響。如圖8所示，本實用新型所述的移位寄存器單元的第六實施例的電路圖。該第六實施例包括第一輸出控制模塊31、第二輸出控制模塊32、分級輸出模塊33、上拉節點電平維持模塊34、輸入端IN、進位信號輸出端CA (η)、和驅動信號輸出端OUT(η)，其中，所述第一輸出控制模塊31，其輸出控制信號輸出端與PU點(上拉節點)連接，用于在求值階段上拉驅動信號；所述第一輸出控制模塊31包括反饋信號接收端CO ；所述第一輸出控制模塊31還包括第一薄膜晶體管Τ11、第二薄膜晶體管Τ12、第三薄膜晶體管T13和第四薄膜晶體管T14，其中，所述第一薄膜晶體管T11，柵極與第二時鐘信號CLK2連接，源極與所述輸入端IN連接，漏極與所述第二薄膜晶體管T62的源極連接；所述第二薄膜晶體管T12，柵極與第二時鐘信號CLK2連接，漏極與所述第四薄膜晶體管T14的漏極連接；對于圖8所示的實施例可以替代的另一種實施例，Tll和T12的柵極也可以不與第二時鐘信號CLK2連接，而是直接與輸入端IN連接，能夠實現同樣的功能。區別是，采用兩個時鐘信號CLKl和CLK2來控制本實用新型的移位寄存器單元，能夠使控制更加靈活和精確；所述第三薄膜晶體管T13，柵極與復位信號輸出端Rst連接，源極與所述第一低電平輸出端連接，漏極與所述第四薄膜晶體管T14的源極連接； 所述第四薄膜晶體管T14，柵極與復位信號輸出端Rst連接；所述第一薄膜晶體管Tll的漏極還與所述第一輸出控制模塊31的反饋信號接收端CO連接；所述第二薄膜晶體管T12的漏極還與所述第一輸出控制模塊31的輸出控制信號輸出端連接；所述復位信號輸出端Rst與所述第二輸出控制模塊32連接(圖4中未示)；在圖8中，N點是Tll和T12的串聯連接點，也是T13和T14的串聯連接點；所述第一輸出控制模塊31的反饋信號接收端CO與所述N點連接；Tll和T12串聯連接，作用是對I3U點充高電平；T13和T14串聯連接，作用是對PU點充低電平；所述第二輸出控制模塊32的輸出控制信號輸出端與H)點(下拉節點)連接，用于在復位階段下拉所述驅動信號；所述第二輸出控制模塊32還與第一低電平輸出端連接；所述分級輸出模塊33包括第一進位輸出薄膜晶體管Tl和第二進位輸出薄膜晶體管T2 ；所述驅動輸出單元331包括第一驅動薄膜晶體管T3、第二驅動薄膜晶體管T4和自舉電容C ;所述第一進位輸出控制薄膜晶體管Tl，柵極與所述第一輸出控制模塊31的輸出控制信號輸出端連接，源極與所述進位信號輸出端CA (η)連接，漏極與第一時鐘信號輸入端連接；所述第一驅動薄膜晶體管Τ3的柵極和源極之間并聯有所述自舉電容C ；所述第一驅動薄膜晶體管Τ3，柵極與所述第一輸出控制模塊31的輸出控制信號輸出端連接，源極與所述驅動信號輸出端OUT (η)連接，漏極與所述第一時鐘信號輸入端連接；所述第二輸出控制薄膜晶體管Τ2，柵極與所述第二輸出控制模塊32的輸出控制信號端連接，源極與第一低電平輸出端連接，漏極與所述進位信號輸出端CA (η)連接；所述第二驅動薄膜晶體管Τ4，柵極與所述第二輸出控制模塊32的輸出控制信號端連接，源極與第二低電平輸出端連接，漏極與所述驅動信號輸出端OUT (η)連接；[0169]所述上拉節點電平維持模塊34包括第一反饋控制薄膜晶體管T41，柵極與所述進位信號輸出端CA (η)連接，源極與所述第一輸出控制模塊的反饋信號接收端CO連接，漏極與所述驅動信號輸出端OUT (η)連接。圖9是本實用新型所述的移位寄存器單元的第二實施例、第三實施例、第四實施例、第五實施例、第六實施例在工作過程中的CLKUCA (η-I)輸出的信號、PU點電位、PD點電位和OUT (η+1)輸出的信號的時序圖；在圖9中，VGH指的是高電平。如圖9所示，本實用新型所述的移位寄存器單元的第六實施例的工作過程分為三個階段第一個階段為預充電階段SI :當輸入端IN或者第二時鐘信號CLK2產生一個高電平脈沖時，T1UT12導通，Τ13和Τ14關斷，PU點電位被充電至高電平，使Τ1、Τ3導通，Τ3導 通將CLKl的低電平(VGLl)傳至OUT (η)，保證OUT (η)輸出低電平；T1導通將CLKl的低電平(VGLl)傳至CA (η)，保證CA (η)輸出低電平。同時，控制與Τ2的柵極連接的QB點電位被放電至VGLl，雖然Τ2耗盡導通，但因為CA (η)輸出低電平VGL1，因此對輸出無影響；此時由于VGL1〈VGL2，所以Τ4關斷；第二個階段為求值階段S2，即在下一個時鐘周期，IN或者第二時鐘信號CLK2為低電平，Tll耗盡導通，CLKl從低電平變為高電平，隨著CA (η)和OUT (η)輸出的電壓的上升，Τ41導通，傳輸高電平到N點，而此時Τ12的柵極為低電平，這樣Τ12的Vgs〈0且Vgs〈Vth，這樣就使T12和T14完全截止，保證I3U點處于浮空狀態(即與其相連的第一輸出控制模塊31的晶體管都被關斷，沒有信號過來)，PU點電壓被所述自舉電容自舉到一個更高的電平，從而保證OUT (η)的輸出電壓沒有閾值損失；此時H)點電位保持為低電平VGL1，T4關斷，防止OUT (η)輸出的高電平通過Τ4漏電；雖然Τ2耗盡導通，對CA (η)有一定影響，但保證了OUT (η)驅動輸出信號的穩定性；第三個階段為復位階段S3，即再下一個時鐘周期，CLKl變為低電平，復位信號輸出端Rst輸出的復位信號(該復位信號可能是由第二輸出控制模塊32產生，也可以是由外部供給)使Τ13、Τ14導通，PU點電位被放電至低電平VGL1，H)點電位被重新充電至高電平，這時Tl耗盡導通，T2管導通，CA (η)輸出的進位輸出信號保持低電平；Τ4導通，Τ3耗盡導通，OUT(n)輸出的驅動輸出信號保持低電平VGL2。由于VGL1〈VGL2，且| VGL1-VGL2 | > | Vth |，因此T41截止，不會對驅動輸出端產生影響。本實用新型上述實施例所述的移位寄存器單元將輸出分為兩級進位輸出單元和驅動輸出單元，并進位輸出單元、驅動輸出單元分別采用第一低電平輸出端、第二低電平輸出端驅動，所述第一低電平輸出端和所述第二低電平輸出端輸出的低電平不同，從而避免了 T3、T4耗盡導通產生的漏電流對輸出的影響。同時本實用新型通過第一反饋控制薄膜晶體管Τ41控制內部節點，避免點在求值階段通過內部TFT耗盡導通漏電，影響輸出，并且第一反饋控制薄膜晶體管Τ41的柵源控制電壓分別由不同低電平電壓控制，避免內部節點電位變化對輸出的逆影響。由于Tl、Τ2只驅動進位輸出，因此尺寸無需很大。圖10是本實用新型所述的移位寄存器單元的第七實施例的電路圖，本實用新型所述的移位寄存器單元的第七實施例基于本實用新型所述的移位寄存器單元的第五實施例。[0178]如圖10所示，本實用新型第七實施例所述的移位寄存器單元還包括切斷控制信號輸入端I0FF_IN和切斷控制信號輸出端IOFF (η)；所述上拉節點電平維持模塊34還包括第二反饋控制薄膜晶體管Τ42 ；所述第二反饋控制薄膜晶體管Τ42，柵極與所述進位信號輸出端CA (η)連接，源極與所述驅動信號輸出端OUT (η)連接，漏極與切斷控制信號輸出端IOFF (η)連接；所述第二輸出控制模塊32與所述切斷控制信號輸入端I0FF_IN連接。所述切斷控制信號輸出端IOFF (n)，與上一級移位寄存器單元的切斷控制信號輸入端連接(圖10中未示)，輸出的切斷控制信號用于控制上一級移位寄存器單元的第二輸出控制模塊以切斷ro點的漏電通路。圖11是本實用新型所述的移位寄存器單元的第八實施例的電路圖，本實用新型 所述的移位寄存器單元的第八實施例基于本實用新型所述的移位寄存器單元的第七實施例。如圖11所示，在本實用新型所述的移位寄存器單元的第八實施例中，所述分級輸出模塊33還包括分級輸出單元333，其連接于所述進位輸出單元332和所述驅動輸出單元331之間；第一分級輸出薄膜晶體管T31和第二分級輸出薄膜晶體管T32，其中，所述第一分級輸出薄膜晶體管T31，柵極與所述第一進位輸出薄膜晶體管Tl的柵極連接，漏極與所述第一時鐘信號輸入端連接，源極所述第二反饋控制薄膜晶體管T42的源極連接；所述第二分級輸出薄膜晶體管T32，柵極與所述第二進位輸出薄膜晶體管T2的柵極連接，源極與第二低電平輸出端連接，漏極與所述第一分級輸出薄膜晶體管T31的源極連接；該第八實施例為了進一步避免T41、T42對OUT (η)的影響，將所述分級輸出模塊33分為三級輸出，可進一步避免輸出漏電。圖12是本實用新型所述的移位寄存器單元的第九實施例的電路圖，本實用新型所述的移位寄存器單元的第九實施例基于本實用新型所述的移位寄存器單元的第八實施例。如圖12所示，所述第一輸出控制模塊包括第一薄膜晶體管TH、第二薄膜晶體管Τ12、第三薄膜晶體管Τ13和第四薄膜晶體管Τ14 ;所述第二輸出控制模塊包括第一輸出控制薄膜晶體管Τ21、第二輸出控制薄膜晶體管Τ22和第三輸出控制薄膜晶體管Τ23 ；所述第一薄膜晶體管Τ11，柵極與第二時鐘信號輸入端連接，源極所述第二薄膜晶體管Τ12的漏極連接，漏極與所述輸入端IN連接；所述第二薄膜晶體管Τ12，柵極與第二時鐘信號輸入端連接，源極與所述第一進位輸出薄膜晶體管Tl的柵極連接；所述第三薄膜晶體管Τ13，柵極與所述第二進位輸出薄膜晶體管Τ2的柵極連接，源極與所述第四薄膜晶體管Τ14的漏極連接，漏極與所述第一輸出控制薄膜晶體管Τ21的柵極連接；所述第四薄膜晶體管Τ14，柵極與所述第二進位輸出薄膜晶體管Τ2的柵極連接，源極與第一低電平輸出端連接；[0195]所述第一輸出控制薄膜晶體管T21，柵極與所述第一進位輸出薄膜晶體管Tl的柵極連接，源極分別與切斷控制信號輸入端I0FF_IN (η)和所述第二輸出控制薄膜晶體管Τ22的漏極連接，漏極與所述第二進位輸出薄膜晶體管Τ2的柵極連接；所述第二輸出控制薄膜晶體管Τ22，柵極與所述第一進位輸出薄膜晶體管Tl的柵極連接，源極與第一低電平輸出端連接；所述第三輸出控制薄膜晶體管Τ23，柵極和漏極與高電平輸出端連接，源極與所述第二進位輸出薄膜晶體管Τ2的柵極連接；其中，從第二時鐘信號輸入端輸出第二時鐘信號CLK2，CLK2與CLKl反相；所述高電平輸出端輸出高電平VGH。進一步地，圖12中所示的第二輸出控制模塊及其連接關系、外部信號等也適用于本實用新型所述的移位寄存器單元的第一實施例、第二實施例、第三實施例、第五實施例、 第六實施例、第七實施例、第八實施例。圖13是本實用新型所述的移位寄存器單元的第九實施例在工作過程中的CLK2、CLKU IN輸出的信號、PU點電位、H)點電位、CO輸出的信號、IOFF (η+1)輸出的信號、CA(η)輸出的信號和OUT (η)輸出的信號的時序圖，并且，在圖13中，SI、S2、S3指示的分別為預充電階段、求值階段、復位階段。圖14是本實用新型所述的移位寄存器單元的第十實施例的電路圖，本實用新型所述的移位寄存器的第十實施例基于本實用新型所述的移位寄存器單元的第九實施例。如圖14所示，本實用新型所述的移位寄存器單元的第十實施例為了進一步避免Τ41、Τ42對OUT (η)的影響，將輸出分為三級，這樣可以進一步避免輸出漏電；本實用新型所述的移位寄存器單元的第十實施例還包括第一分級輸出薄膜晶體管Τ31和第二分級輸出薄膜晶體管Τ32;所述第一分級輸出薄膜晶體管Τ31，柵極與所述第一進位輸出薄膜晶體管Tl的柵極連接，漏極與所述第一時鐘信號輸入端連接，源極所述第二反饋控制薄膜晶體管Τ42的源極連接；所述第二分級輸出薄膜晶體管Τ32，柵極與所述第二進位輸出薄膜晶體管Τ2的柵極連接，源極與第二低電平輸出端連接，漏極與所述第八薄膜晶體管Tll的源極連接。圖15是本實用新型所述的移位寄存器單元的第十實施例在工作過程中的CLK2、CLKU CA (η-I)輸出的信號、PU點電位、PD點電位、CO輸出的信號、I0FF_IN輸出的信號、CA (η)輸出的信號和OUT (η)輸出的信號的時序圖，并且，在圖15中，S1、S2、S3指示的分別為預充電階段、求值階段、復位階段。圖16是本實用新型所述的移位寄存器單元的第十一實施例的電路圖，本實用新型所述的移位寄存器單元的第十一實施例基于本實用新型所述的移位寄存器單元的第三實施例。在本實用新型所述的移位寄存器單元的第i^一實施例中，所述第一輸出控制模塊31包括第一薄膜晶體管T11、第二薄膜晶體管T12、第三薄膜晶體管T13和第四薄膜晶體管T14，其中，所述第一薄膜晶體管T11，柵極與輸入端IN連接，源極與所述輸入端IN連接，漏極與所述第二薄膜晶體管T12的源極連接；[0212]所述第二薄膜晶體管T12，柵極與輸入端IN連接，漏極與所述第四薄膜晶體管T14的漏極連接；所述第三薄膜晶體管T13，柵極與復位信號輸出端RST (η)連接，源極與所述第一低電平輸出端連接，漏極與所述第四薄膜晶體管Τ14的源極連接；所述第四薄膜晶體管Τ14，柵極與復位信號輸出端RST (η)連接；所述上拉節點電平維持模塊34包括電位穩定電容Cl,第一端連接于第一低電平輸出端，第二端分別連接于第一薄膜晶體管Tll的漏極與第三薄膜晶體管Τ13的漏極；在圖16中，M點是與所述電位穩定電容Cl的第二端連接的節點；所述進位信號端CA (η)還與上一級移位寄存器單元的復位信號輸出端RST (η_1)連接。如圖17所示，本實用新型所述的移位寄存器單元的第十一實施例的工作過程分為三個階段第一個階段為預充電階段SI :第一時鐘信號輸出端和復位信號輸出端RST (η)輸出第一低電平VGL1，輸入端IN輸出高電平VGH，因此Til、Τ12開啟，通過I3U點對自舉電容C充電，同時也通過M點對Cl充電；由于Τ14的源極電壓為VGLl，同時RST (η)的電位也為VGLl，因此對于Τ14而言Vgs (柵源電壓)為0，Τ14處于一定的開啟狀態(對應其特性曲線，可以看到其處于線性區，有一定電阻)，隨著輸入端IN對Cl的充電，M點電位迅速升高，對于Τ13，其源極電位為M點的電位，而Τ13的柵極電位為VGLl，因此Τ13的Vgs小于0，當M點電位上升到一定值后，Τ13徹底關閉，由于Τ13關閉，PU點的電位會很快到達VGH ;而PD點的電位為VGL1，Τ2的Vgs為0，Τ2開啟；對于Τ4，由于VGL2大于VGL1，Τ4的Vgs小于0，因此Τ4關閉。由于I3U點電位的升高，Τ1、Τ3開啟，OUT (η)輸出低電平VGL1，CA (η)輸出低電平VGLl ；第二個階段為求值階段S2 =CLKl跳變為高電平，輸入端IN的電位跳變為第一低電平VGLl，RST (η)仍然輸出第一低電平VGLl，Tll的Vgs和Τ14的Vgs為0，因此Tll和Τ14處于一定的開啟狀態(處于線性區，有一定電阻)；Τ12的柵極電位和Τ13的柵極電位都為VGL1，Τ12的源極電位和Τ13的源極電位為M點電位，M點由于與Cl連接，雖然Cl會通過Tll和Τ14緩慢放電，但M點電位不會很快跳變成VGL1，而是緩慢下降，只要Cl兩端的電位差達到一定值，在半個脈寬的時間內Cl兩端的電位差可以保持大于VGLl —定值，因此Τ12的柵源電壓Vgs和Τ13的柵源電壓Vgs小于O且可以保證其處于關閉狀態，Τ12和Τ13的關閉可以使得I3U點電位繼續為高電平保持不變，因此Tl和Τ3繼續開啟，PD點的電位繼續保持低電平VGL1，因此Τ4繼續關閉，Τ2保持一定的開啟狀態，此時CLKl為高電平，通過C將I3U點電位進一步提高，Tl和Τ3進一步開啟，因此OUT (η)輸出高電平VGH，同時CA (η)輸出高電平VGH;第三階段為復位階段S3 =CLKl跳變為第一低電平VGL1，RST (η)和H)點輸出高電平VGH，因此Τ2和Τ4充分開啟，Τ13和Τ14充分開啟，因此I3U點和M點電位被下拉至VGLl，Τ2和Τ4的開啟使得OUT (η)輸出VGL2，而CA (η)輸出VGLl ；到此移位寄存器單元的操作結束，點電位下拉至VGLl后，由于OUT (η)輸出VGL2, Τ3的Vgs小于0，Τ3關閉，因此當CLKl再次為高電平的時候也不會影響到OUT (η)的輸出。而Tl雖然有可能處于微開啟，但由于Τ2的開啟，因此CA (η)輸出VGLl。[0223]圖18是本實用新型所述的移位寄存器單元的第十二實施例的電路圖，本實用新型所述的移位寄存器單元的第十二實施例基于本實用新型所述的移位寄存器單元的第i^一實施例。在該第十二實施例中，所述第二輸出控制模塊32包括輸出控制薄膜晶體管T321和輸出控制電容C322，其中，所述輸出控制薄膜晶體管T321，柵極與PU點連接，源極與第一低電平輸出端連接，漏極與ro點連接；所述輸出控制電容C322，第一端與所述輸出控制薄膜晶體管T321的漏極連接，第
二端與第一時鐘信號輸出端連接。如圖19所示為本實用新型采用的結構和傳統結構對耗盡型TFT的模擬結果，示例性地，其中TFT閾值電壓為-2V。在圖19中，橫軸表示時間，縱軸表示移位寄存器的輸出電 壓，Iin表示坐標是線性坐標，u代表時間單位是微秒。圖19中上半部分的曲線是本實用新型所述的移位寄存器單元對耗盡型TFT的模擬結果，圖19中下半部分的曲線是傳統的移位寄存器單元對耗盡型TFT的模擬結果。根據將本實用新型所述的移位寄存器單元和傳統的移位寄存器單元對耗盡型TFT的模擬結果對比可知，傳統的移位寄存器單元由于受耗盡型TFT的影響，輸出衰減失真很快，而采用本實用新型所述的移位寄存器單元則工作正常。而根據對內部節點Q點的模擬結果進行比較，在傳統的移位寄存器單元中，在求值階段Q點電壓被耗盡型TFT放電，是導致輸出異常的直接原因，而采用本實用新型所述的移位寄存器單元，Q點電壓保持正常，說明耗盡型TFT的漏電被有效抑制。本實用新型還提供了一種移位寄存器，包括多級上述的移位寄存器單元；除了第一級移位寄存器單元，每一級移位寄存器單元的輸入端和上一級移位寄存器單元的進位信號輸出端連接。如圖20所示，本實用新型所述的移位寄存器的第一實施例由N級移位寄存器單元連接構成，以作為有源矩陣的行掃描器，N通常為有源矩陣的行數，N為正整數；SI、S2···、Sn、…、SN分別標示的是第一級移位寄存器單元、第二級移位寄存器單元…、第η級移位寄存器單元…、第N級移位寄存器單元；每個移位寄存器單元分別與第一時鐘信號輸入端、第二時鐘信號輸入端、第一低電平輸出端和第二低電平輸出端連接；第一時鐘信號輸入端輸出的時鐘信號和第二時鐘信號輸入端輸入的時鐘信號相位相反，占空比為50%;其中，第一級移位寄存器的輸入端IN接入初始脈沖信號STV, STV為高電平有效；除了第一級移位寄存器單元之外，每一級移位寄存器單元的輸入端和上一級移位寄存器單元的進位信號輸出端連接；每一級移位寄存器有兩個輸出端CA (η)為進位信號輸出端，其與下一級移位寄存器單元的輸入端IN連接；0UT (η)為驅動信號輸出端，其與有源矩陣的行掃描線Gn連接；其中，η為正整數，且η小于或等于N ；相鄰兩級移位寄存器單元的時鐘控制信號互為反相，比如如果第一級移位寄存器單元的第一時鐘輸入端連接第一時鐘信號CLKl，第一級移位寄存器單元的第二時鐘信號輸入端連接第二時鐘信號CLK2，則與該第一級移位寄存器單元相鄰的第二級移位寄存器單元的第一時鐘信號輸入端連接第二時鐘信號CLK2，該第二級移位寄存器單元的第二時鐘信號輸入端連接第一時鐘信號CLKl。如圖21所示，本實用新型所述的移位寄存器的第二實施例基于本實用新型該實施所述的移位寄存器的第一實施例，并且本實用新型所述的移位寄存器的第二實施例包括本實用新型所述的移位寄存器單元的第七實施例、第八實施例、第九實施例或第十實施例；本實用新型所述的移位寄存器的第二實施例與本實用新型該實施所述的移位寄存器的第一實施例的區別在于除了最后一級移位寄存器單元，每一級移位寄存器單元的切斷控制信號輸入端和下一級移位寄存器單元的切斷控制信號輸出端連接。 本實用新型的實施例還提供一種顯示裝置，包括如以上實施例所述的移位寄存器，所述顯示裝置可以包括液晶顯示裝置，例如液晶面板、液晶電視、手機、液晶顯示器。除了液晶顯示裝置外，所述顯示裝置還可以包括有機發光顯示器或者其他類型的顯示裝置，比如電子閱讀器等。該移位寄存器可以作為顯示裝置的掃描電路或者柵極驅動電路等，以提供逐行掃描功能，將掃描信號送至顯示區域。以上說明對本實用新型而言只是說明性的，而非限制性的，本領域普通技術人員理解，在不脫離所附權利要求所限定的精神和范圍的情況下，可做出許多修改、變化或等效，但都將落入本實用新型的保護范圍內。
權利要求1.一種移位寄存器單元，包括 輸入端； 用于在求值階段上拉驅動信號的第一輸出控制模塊，其輸出控制信號輸出端與上拉節點連接； 用于在復位階段下拉所述驅動信號的第二輸出控制模塊，其輸出控制信號輸出端與下拉節點連接； 所述第一輸出控制模塊還與所述輸入端連接； 其特征在于，所述移位寄存器單元還包括 進位信號輸出端； 驅動信號輸出端； 用于通過分級輸出進位信號和驅動信號，而使得在所述驅動信號在求值階段維持高電平而在復位階段維持低電平的分級輸出模塊，分別與所述上拉節點、所述下拉節點、所述進位信號輸出端和所述驅動信號輸出端連接； 用于在求值階段通過所述第一輸出控制模塊維持所述上拉節點的電平為高電平，以使得所述驅動信號維持高電平的上拉節點電平維持模塊，與所述第一輸出控制模塊連接。
2.如權利要求I所述的移位寄存器單元，其特征在于，所述分級輸出模塊包括 用于在預充電階段和復位階段在第一輸出控制模塊的控制下使得進位信號輸出端輸出第一低電平，并在求值階段在第二輸出控制模塊的控制下使得進位信號輸出端輸出高電平的進位輸出單元，分別與所述第一輸出控制模塊、所述第二輸出控制模塊和所述進位信號輸出端連接； 用于在求值階段在第二輸出控制模塊的控制下使得驅動信號輸出端輸出高電平，并在復位階段在第一輸出控制模塊的控制下使得驅動信號輸出端輸出第二低電平的驅動輸出單元，分別與所述第一輸出控制模塊、所述第二輸出控制模塊和所述驅動信號輸出端連接。
3.如權利要求2所述的移位寄存器單元，其特征在于， 所述進位輸出單元包括第一進位輸出薄膜晶體管和第二進位輸出薄膜晶體管； 所述第一進位輸出薄膜晶體管，柵極與所述第一輸出控制模塊的輸出控制信號輸出端連接，源極與所述進位信號輸出端連接，漏極與第一時鐘信號輸入端連接； 所述第二進位輸出薄膜晶體管，柵極與所述第二輸出控制模塊的輸出控制信號輸出端連接，源極與第一低電平輸出端連接，漏極與所述進位信號輸出端連接。
4.如權利要求3所述的移位寄存器單元，其特征在于， 所述驅動輸出單元包括第一驅動薄膜晶體管、第二驅動薄膜晶體管和自舉電容；所述第一驅動薄膜晶體管，柵極與所述第一輸出控制模塊的輸出控制信號輸出端連接，源極與所述驅動信號輸出端連接，漏極與所述第一時鐘信號輸入端連接； 所述第二驅動薄膜晶體管，柵極與所述第二輸出控制模塊的輸出控制信號輸出端連接，源極與第二低電平輸出端連接，漏極與所述驅動信號輸出端連接； 所述第一驅動薄膜晶體管的柵極和源極之間并聯有所述自舉電容。
5.如權利要求4所述的移位寄存器單元，其特征在于，所述第一進位輸出薄膜晶體管、所述第二進位輸出薄膜晶體管、所述第一驅動薄膜晶體管和所述第二驅動薄膜晶體管為耗盡型薄膜晶體管。
6.如權利要求5所述的移位寄存器單元，其特征在于， 所述第一進位輸出薄膜晶體管的閾值電壓、所述第二進位輸出薄膜晶體管的閾值電壓、所述第一驅動薄膜晶體管的閾值電壓和所述第二驅動薄膜晶體管的閾值電壓相同，都為耗盡閾值電壓； 所述第一低電平小于所述第二低電平，并且所述第一低電平與所述第二低電平的差值的絕對值大于所述耗盡閾值電壓的絕對值。
7.如權利要3至6中任一權利要求所述的移位寄存器單元，其特征在于，所述第一輸出控制模塊包括第一薄膜晶體管、第二薄膜晶體管、第三薄膜晶體管和第四薄膜晶體管，其中， 所述第一薄膜晶體管，柵極和源極與所述輸入端連接，漏極與所述第二薄膜晶體管的源極連接； 所述第二薄膜晶體管，柵極與所述輸入端連接，漏極與所述第四薄膜晶體管的漏極連接； 所述第三薄膜晶體管，柵極與復位信號輸出端連接，源極與所述第一低電平輸出端連接，漏極與所述第四薄膜晶體管的源極連接； 所述第四薄膜晶體管，柵極與所述復位信號輸出端連接； 所述第一薄膜晶體管的漏極還與所述第一反饋控制薄膜晶體管的源極連接； 所述第二薄膜晶體管的漏極與所述第一輸出控制模塊的輸出控制信號輸出端連接。
8.如權利要3至6中任一權利要求所述的移位寄存器單元，其特征在于，所述第二輸出控制模塊包括第一輸出控制薄膜晶體管、第二輸出控制薄膜晶體管和第三輸出控制薄膜晶體管； 所述第一輸出控制薄膜晶體管，柵極與所述第一進位輸出薄膜晶體管的柵極連接，源極與所述第二輸出控制薄膜晶體管的漏極連接，漏極與所述第二進位輸出薄膜晶體管的柵極連接； 所述第二輸出控制薄膜晶體管，柵極與所述第一進位輸出薄膜晶體管的柵極連接，源極與第一低電平輸出端連接； 所述第三輸出控制薄膜晶體管，柵極和漏極與高電平輸出端連接，源極與所述第二進位輸出薄膜晶體管的柵極連接。
9.如權利要求3至6中任一權利要求所述的移位寄存器單元，其特征在于，所述上拉節點電平維持模塊包括 第一反饋控制薄膜晶體管，柵極與所述進位信號輸出端連接，源極與所述第一薄膜晶體管的漏極連接，漏極與所述驅動信號輸出端連接； 所述第一反饋薄膜晶體管為耗盡型薄膜晶體管； 所述第一反饋薄膜晶體管的閾值電壓為耗盡閾值電壓； 所述第一低電平小于所述第二低電平，并且所述第一低電平與所述第二低電平的差值的絕對值大于所述耗盡閾值電壓。
10.如權利要求9所述的移位寄存器單元，其特征在于，還包括切斷控制信號輸入端和切斷控制信號輸出端； 所述上拉節點電平維持模塊還包括第二反饋控制薄膜晶體管；所述第二反饋控制薄膜晶體管，柵極與所述進位信號輸出端連接，源極與所述驅動信號輸出端連接，漏極與切斷控制信號輸出端連接； 所述第二輸出控制模塊與所述切斷控制信號輸入端連接。
11.如權利要求10所述的移位寄存器單元，其特征在于，所述分級輸出模塊還包括分級輸出單元，其連接于所述進位輸出單元和所述驅動輸出單元之間。
12.如權利要求11所述的移位寄存器單元，其特征在于，所述分級輸出單元包括第一分級輸出薄膜晶體管和第二分級輸出薄膜晶體管； 所述第一分級輸出薄膜晶體管，柵極與所述第一進位輸出薄膜晶體管的柵極連接，漏極與所述第一時鐘信號輸入端連接，源極所述第二反饋控制薄膜晶體管的源極連接； 所述第二分級輸出薄膜晶體管，柵極與所述第二進位輸出薄膜晶體管的柵極連接，源極與第二低電平輸出端連接，漏極與所述第一分級輸出薄膜晶體管的源極連接。
13.一種移位寄存器，其特征在于，包括多級如權利要求I至8中任一權利要求所述的移位寄存器單元； 除了第一級移位寄存器單元之外，每一級移位寄存器單元的輸入端和上一級移位寄存器單元的進位信號輸出端連接。
14.一種移位寄存器，其特征在于，包括多級如權利要求10至12中任一權利要求所述的移位寄存器單元； 除了第一級移位寄存器單元之外，每一級移位寄存器單元的輸入端和上一級移位寄存器單元的進位信號輸出端連接； 除了最后一級移位寄存器單元，每一級移位寄存器單元的切斷控制信號輸入端和下一級移位寄存器單元的切斷控制信號輸出端連接。
15.一種顯示裝置，其特征在于，包括如權利要求13或14所述的移位寄存器。
專利摘要本實用新型提供一種移位寄存器單元、移位寄存器和顯示裝置。所述移位寄存器單元包括進位信號輸出端；驅動信號輸出端；分級輸出模塊，分別與上拉節點、下拉節點、進位信號輸出端和驅動信號輸出端連接，用于通過分級輸出進位信號和驅動信號，而使得在驅動信號在求值階段維持高電平而在復位階段維持低電平；上拉節點電平維持模塊，用于在求值階段通過第一輸出控制模塊維持上拉節點的電平為高電平，以使得驅動信號維持高電平。本實用新型通過輸出分級和上拉節點電平維持，解決耗盡型TFT的漏電流問題對移位寄存器的影響，并增強了穩定性和可靠性，降低了功耗。
文檔編號G09G3/20GK202677790SQ20122037550
公開日2013年1月16日 申請日期2012年7月30日 優先權日2012年4月13日
發明者吳仲遠 申請人:京東方科技集團股份有限公司