本發(fā)明涉及顯示設備技術領域，更具體地說，涉及一種柵極驅動電路、陣列基板和顯示裝置。

背景技術：

現(xiàn)有的一種顯示面板，包括多條柵極線、多條數(shù)據(jù)線、多個像素單元、柵極驅動電路和數(shù)據(jù)驅動電路。其中，柵極驅動電路包括多個移位寄存器，每個移位寄存器的輸出端與一條柵極線相連，數(shù)據(jù)驅動電路與多條數(shù)據(jù)線相連。柵極驅動電路用于向多條柵極線依次輸出掃描信號，數(shù)據(jù)驅動電路用于向數(shù)據(jù)線輸出數(shù)據(jù)驅動信號，以驅動像素單元進行圖像的顯示。

在逐行掃描像素單元的過程中，移位寄存器先向相應行像素單元相連的柵極線輸入掃描信號，使該行像素單元的薄膜晶體管開啟，驅動該行像素單元進行圖像的顯示，之后向該柵極線輸入下拉信號，以下拉柵極線的電位，使該行像素單元的薄膜晶體管關閉。但是，現(xiàn)有的移位寄存器無法快速下拉柵極線的電位，從而導致像素單元的薄膜晶體管的關斷能力較差，進而影響像素單元的充電能力和顯示效果。

技術實現(xiàn)要素：

有鑒于此，本發(fā)明提供了一種柵極驅動電路、陣列基板和顯示裝置，以解決現(xiàn)有技術中移位寄存器無法快速下拉柵極線的電位，導致像素單元薄膜晶體管的關斷能力較差的問題。

為實現(xiàn)上述目的，本發(fā)明提供如下技術方案：

一種柵極驅動電路，包括級聯(lián)的第1級移位寄存器至第n級移位寄存器，n為大于2的整數(shù)；

每一所述移位寄存器都包括輸入端、輸出端、第一復位端、第一時鐘信號端和第二時鐘信號端；

在所述輸入端輸入的信號的控制下，所述移位寄存器在第一時段將所述第二時鐘信號端輸入的第一電平的時鐘信號傳輸至所述輸出端，在第二時段將所述第二時鐘信號端輸入的第二電平的時鐘信號傳輸至所述輸出端，所述第一電平大于所述第二電平；

在所述第一時鐘信號端輸入的信號的控制下，所述移位寄存器在所述第二時段和第三時段將第二電平的下拉信號傳輸至所述輸出端；

在所述第一復位端輸入的信號的控制下，所述移位寄存器在所述第三時段停止將所述第二時鐘信號端輸入的時鐘信號傳輸至所述輸出端。

一種陣列基板，包括多條柵極線和柵極驅動電路；

所述柵極驅動電路為如上所述的柵極驅動電路；

所述柵極驅動電路中的第1級移位寄存器至第n級移位寄存器的輸出端分別與所述多條柵極線一一對應相連。

一種顯示裝置，包括如上所述的陣列基板。

與現(xiàn)有技術相比，本發(fā)明所提供的技術方案具有以下優(yōu)點：

本發(fā)明所提供的柵極驅動電路、陣列基板和顯示裝置，由于移位寄存器在第二時段將第二時鐘信號端輸入的第二電平的時鐘信號傳輸至輸出端，在第三時段停止將第二時鐘信號端輸入的第二電平的時鐘信號傳輸至輸出端，即移位寄存器的第一復位端接收復位信號的時間與移位寄存器將第二時鐘信號端輸入的第二電平的時鐘信號傳輸至輸出端的時間之間具有時間間隔，因此，移位寄存器可以在第二時段通過第二電平的時鐘信號和第二電平的下拉信號共同下拉柵極線的電位，從而可以保證柵極線的快速下拉，進而可以提高像素單元的薄膜晶體管的關斷能力和像素單元的充電能力。

附圖說明

為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術中的技術方案，下面將對實施例或現(xiàn)有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的實施例，對于本領域普通技術人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)提供的附圖獲得其他的附圖。

圖1為現(xiàn)有的一種柵極驅動電路的結構示意圖；

圖2為圖1所示的移位寄存器的信號時序圖；

圖3為本發(fā)明實施例提供的一種柵極驅動電路的結構示意圖；

圖4為圖3所示的移位寄存器的信號時序圖；

圖5為本發(fā)明實施例提供的另一種柵極驅動電路的結構示意圖；

圖6為本發(fā)明實施例提供的另一種柵極驅動電路的結構示意圖；

圖7為本發(fā)明實施例提供的另一種柵極驅動電路的結構示意圖；

圖8為本發(fā)明實施例提供的柵極驅動電路中移位寄存器的一種內部結構示意圖；

圖9為圖8所示的移位寄存器的信號時序圖；

圖10為本發(fā)明實施例提供的柵極驅動電路中移位寄存器的另一種內部結構示意圖；

圖11為本發(fā)明實施例提供的一種陣列基板的平面結構示意圖。

具體實施方式

正如背景技術所述，現(xiàn)有的移位寄存器無法快速下拉柵極線的電位，從而導致像素單元的薄膜晶體管的關斷能力較差，進而影響像素單元的充電能力和顯示效果。

參考圖1，圖1為現(xiàn)有的一種柵極驅動電路的結構示意圖，該柵極驅動電路包括多個級聯(lián)的移位寄存器。其中，相鄰的兩個移位寄存器中，一個移位寄存器的第一時鐘信號端CK與第一時鐘信號線CK1相連、第二時鐘信號端CKB與第二時鐘信號線CKB1相連，另一個移位寄存器的第一時鐘信號端CK與第三時鐘信號線CK2相連、第二時鐘信號端CKB與第四時鐘信號線CKB2相連。

并且，第1個移位寄存器M1的輸出端OUT與第5個移位寄存器M5的輸入端SET相連，第5個移位寄存器M5的輸出端OUT與第1個移位寄存器M1的復位端RESET相連，第2個移位寄存器M2的輸出端OUT與第6個移位寄存器M6的輸入端SET相連，第6個移位寄存器M6的輸出端OUT與第2個移位寄存器M2的復位端RESET相連，第3個移位寄存器M3的輸出端OUT與第7個移位寄存器M7的輸入端SET相連，第7個移位寄存器M7的輸出端OUT與第3個移位寄存器M3的復位端RESET相連，以此類推。

參考圖2，圖2為圖1所示的移位寄存器的信號時序圖，以第1個移位寄存器M1為例，在輸入端SET輸入的高電平信號的控制下，該移位寄存器在第一時段T1將第二時鐘信號端CKB輸入的高電平的時鐘信號即掃描信號傳輸至與輸出端OUT相連的柵極線，以使與該柵極線相連的像素單元的薄膜晶體管開啟，驅動該像素單元進行圖像的顯示；在復位端RESET輸入的信號的控制下，移位寄存器在第二時段T2和第三時段T3停止向輸出端OUT輸出低電平的時鐘信號；在第一時鐘信號端CK輸入的信號的控制下，移位寄存器在第二時段T2和第三時段T3將低電平的下拉信號傳輸至輸出端OUT，以將該柵極線的電位拉低，使與該柵極線相連的像素單元的薄膜晶體管關閉。

但是，由于移位寄存器將低電平的時鐘信號傳輸至輸出端OUT時，復位端RESET會同時接收第5個移位寄存器M5的輸出端OUT輸出的復位信號，控制該移位寄存器停止將低電平的時鐘信號傳輸至輸出端OUT，即移位寄存器接收到的復位信號和輸出的低電平的時鐘信號之間無時間間隔，因此，會導致移位寄存器無法快速下拉柵極線的電位，從而導致像素單元的薄膜晶體管的關斷能力較差，進而影響像素單元的充電能力和顯示效果。

基于此，本發(fā)明提供了一種柵極驅動電路，以克服現(xiàn)有技術存在的上述問題，包括級聯(lián)的第1級移位寄存器至第n級移位寄存器，n為大于2的整數(shù)；

每一級所述移位寄存器都包括輸入端、輸出端、第一復位端、第一時鐘信號端和第二時鐘信號端；

在所述輸入端輸入的信號的控制下，所述移位寄存器在第一時段將所述第二時鐘信號端輸入的第一電平的時鐘信號傳輸至所述輸出端，在第二時段將所述第二時鐘信號端輸入的第二電平的時鐘信號傳輸至所述輸出端，所述第一電平大于所述第二電平；

在所述第一時鐘信號端輸入的信號的控制下，所述移位寄存器在所述第二時段和第三時段將第二電平的下拉信號傳輸至所述輸出端；

在所述第一復位端輸入的信號的控制下，所述移位寄存器在所述第三時段停止將所述第二時鐘信號端輸入的時鐘信號傳輸至所述輸出端。

本發(fā)明提供的柵極驅動電路中，移位寄存器可以在第二時段通過第二電平的時鐘信號和第二電平的下拉信號共同下拉柵極線的電位，從而可以保證柵極線的快速下拉，進而可以提高像素單元的薄膜晶體管的關斷能力和像素單元的充電能力。

以上是本發(fā)明的核心思想，為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結合附圖對本發(fā)明的具體實施方式做詳細的說明。

在下面的描述中闡述了很多具體細節(jié)以便于充分理解本發(fā)明，但是本發(fā)明還可以采用其他不同于在此描述的其它方式來實施，本領域技術人員可以在不違背本發(fā)明內涵的情況下做類似推廣，因此本發(fā)明不受下面公開的具體實施例的限制。

其次，本發(fā)明結合示意圖進行詳細描述，在詳述本發(fā)明實施例時，為便于說明，表示器件結構的剖面圖會不依一般比例作局部放大，而且所述示意圖只是示例，其在此不應限制本發(fā)明保護的范圍。此外，在實際制作中應包含長度、寬度及深度的三維空間尺寸。

下面通過幾個實施例詳細描述。

本發(fā)明實施例提供了一種柵極驅動電路，參考圖3，圖3為本發(fā)明實施例提供的一種柵極驅動電路的結構示意圖，該柵極驅動電路包括級聯(lián)的第1級移位寄存器M1至第n級移位寄存器Mn、第一時鐘信號線CK1、第二時鐘信號線CKB1、第三時鐘信號線CK2和第四時鐘信號線CKB2，其中，n為大于2的整數(shù)。并且，每一級移位寄存器都包括輸入端SET、輸出端OUT、第一復位端RESET、第一時鐘信號端CK和第二時鐘信號端CKB。每一級移位寄存器的輸出端OUT都與一條柵極線相連。

參考圖4，圖4為圖3所示的移位寄存器的信號時序圖，在輸入端SET輸入的信號的控制下，移位寄存器在第一時段T1將第二時鐘信號端CKB輸入的第一電平的時鐘信號即掃描信號傳輸至輸出端OUT及其相連的柵極線，以控制與該柵極線相連的薄膜晶體管開啟，該薄膜晶體管開啟后，與該薄膜晶體管的源極相連的數(shù)據(jù)線將數(shù)據(jù)信號傳輸至與該薄膜晶體管的漏極相連的像素電極，以對該像素電極進行充電，使該像素電極所在的像素單元進行圖像的顯示。

在輸入端SET輸入的信號的控制下，移位寄存器在第二時段T2將第二時鐘信號端CKB輸入的第二電平的時鐘信號傳輸至輸出端OUT及其相連的柵極線，第一電平大于第二電平，可選的，第一電平為高電平，第二電平為低電平。并且，在第一時鐘信號端CK輸入的信號的控制下，移位寄存器在第二時段T2和第三時段T3將第二電平的下拉信號傳輸至輸出端OUT及其相連的柵極線。由于移位寄存器可以在第二時段通過第二電平的時鐘信號和第二電平的下拉信號共同下拉柵極線的電位，因此，可以快速下拉柵極線的電位，使與該柵極線相連的薄膜晶體管關閉。該薄膜晶體管關閉后，與該薄膜晶體管的源極相連的數(shù)據(jù)線停止向與該薄膜晶體管的漏極相連的像素電極充電。

在第一復位端RESET輸入的信號的控制下，移位寄存器在第三時段T3停止將第二時鐘信號端CKB輸入的時鐘信號傳輸至輸出端OUT及其相連的柵極線。由于第一復位端RESET輸入復位信號時，第二時鐘信號端CKB還處于低電位，因此，輸出端OUT也不會誤輸出高電平信號即掃描信號，從而可以保證各行像素單元的逐行掃描。

本實施例中，如圖3所示，第2m級移位寄存器的輸出端OUT與第2m+4級移位寄存器的輸入端SET相連，第2m級移位寄存器的第一復位端RESET與第2m+5級移位寄存器的輸出端OUT相連，第2m-1級移位寄存器的輸出端OUT與第2m+3級移位寄存器的輸入端SET相連，第2m-1級移位寄存器的第一復位端RESET與第2m+4級移位寄存器的輸出端OUT相連，其中，0＜m≤(n-7)/2。

例如，m＝1，第1級移位寄存器M1的輸出端OUT與第5級移位寄存器M5的輸入端SET相連，第1級移位寄存器M1的第一復位端RESET與第6級移位寄存器M6的輸出端OUT相連，第2級移位寄存器M2的輸出端OUT與第6級移位寄存器M6的輸入端SET相連，第2級移位寄存器M2的第一復位端RESET與第7級移位寄存器M7的輸出端OUT相連；m＝2，第3級移位寄存器M3的輸出端OUT與第7級移位寄存器M7的輸入端SET相連，第3級移位寄存器M3的第一復位端RESET與第8級移位寄存器M8的輸出端OUT相連，第4級移位寄存器M4的輸出端OUT與第8級移位寄存器M8的輸入端SET相連，第4級移位寄存器M4的第一復位端RESET與第9級移位寄存器M9的輸出端OUT相連，以此類推。

并且，第n-4級移位寄存器Mn-4的輸出端OUT與第n-8級移位寄存器Mn-8的輸入端SET相連，第n-4級移位寄存器Mn-4的第一復位端RESET與第1級移位寄存器M1的輸出端OUT相連，第n-3級移位寄存器Mn-3的輸出端OUT與第n-7級移位寄存器Mn-7的輸入端SET相連，第n-3級移位寄存器Mn-3的第一復位端RESET與第2級移位寄存器M2的輸出端OUT相連，第n-2級移位寄存器Mn-2的輸出端OUT與第n-6級移位寄存器Mn-6的輸入端SET相連，第n-2級移位寄存器Mn-2的第一復位端RESET與第3級移位寄存器M3的輸出端OUT相連，第n-1級移位寄存器Mn-1的輸出端OUT與第n-5級移位寄存器Mn-5的輸入端SET相連，第n-1級移位寄存器Mn-1的第一復位端RESET與第4級移位寄存器M4的輸出端OUT相連，第n級移位寄存器Mn的輸出端OUT與第n-4級移位寄存器Mn-4的輸入端SET相連，第n級移位寄存器Mn的第一復位端RESET與第5級移位寄存器M5的輸出端OUT相連。

本實施例中，通過將第2m級移位寄存器的第一復位端RESET與第2m+5級移位寄存器的輸出端OUT相連，第2m-1級移位寄存器的第一復位端RESET與第2m+4級移位寄存器的輸出端OUT相連，來實現(xiàn)移位寄存器的第一復位端RESET接收復位信號的時間與移位寄存器將第二時鐘信號端CKB輸入的第二電平的時鐘信號傳輸至輸出端OUT的時間之間具有時間間隔，使得移位寄存器可以在第二時段T2通過第二電平的時鐘信號和第二電平的下拉信號共同下拉柵極線的電位，以快速地下拉柵極線的電位，當然，本發(fā)明并不僅限于此。

在本發(fā)明的另一實施例中，參考圖5，圖5為本發(fā)明實施例提供的另一種柵極驅動電路的結構示意圖，第2m級移位寄存器的輸出端OUT與第2m+4級移位寄存器的輸入端SET相連，第2m級移位寄存器的第一復位端RESET與第2m+6級移位寄存器的輸出端OUT相連，第2m-1級移位寄存器的輸出端OUT與第2m+3級移位寄存器的輸入端SET相連，第2m-1級移位寄存器的第一復位端RESET與第2m+5級移位寄存器的輸出端OUT相連，其中，0＜m≤(n-7)/2。

例如，m＝1，第1級移位寄存器M1的輸出端OUT與第5級移位寄存器M5的輸入端SET相連，第1級移位寄存器M1的第一復位端RESET與第7級移位寄存器M7的輸出端OUT相連，第2級移位寄存器M2的輸出端OUT與第6級移位寄存器M6的輸入端SET相連，第2級移位寄存器M2的第一復位端RESET與第8級移位寄存器M8的輸出端OUT相連；m＝2，第3級移位寄存器M3的輸出端OUT與第7級移位寄存器M7的輸入端SET相連，第3級移位寄存器M3的第一復位端RESET與第9級移位寄存器M9的輸出端OUT相連第4級移位寄存器M4的輸出端OUT與第8級移位寄存器M8的輸入端SET相連，第4級移位寄存器M4的第一復位端RESET與第10級移位寄存器M10的輸出端OUT相連。

并且，第n-5級移位寄存器Mn-5的輸出端OUT與第n-9級移位寄存器Mn-9的輸入端SET相連，第n-5級移位寄存器Mn-5的第一復位端RESET與第1級移位寄存器M1的輸出端OUT相連，第n-4級移位寄存器Mn-4的輸出端OUT與第n-8級移位寄存器Mn-8的輸入端SET相連，第n-4級移位寄存器Mn-4的第一復位端RESET與第2級移位寄存器M2的輸出端OUT相連，第n-3級移位寄存器Mn-3的輸出端OUT與第n-7級移位寄存器Mn-7的輸入端SET相連，第n-3級移位寄存器Mn-3的第一復位端RESET與第3級移位寄存器M3的輸出端OUT相連，第n-2級移位寄存器Mn-2的輸出端OUT與第n-6級移位寄存器Mn-6的輸入端SET相連，第n-2級移位寄存器Mn-2的第一復位端RESET與第4級移位寄存器M4的輸出端OUT相連，第n-1級移位寄存器Mn-1的輸出端OUT與第n-5級移位寄存器Mn-5的輸入端SET相連，第n-1級移位寄存器Mn-1的第一復位端RESET與第5級移位寄存器M5的輸出端OUT相連，第n級移位寄存器Mn的輸出端OUT與第n-4級移位寄存器Mn-4的輸入端SET相連，第n級移位寄存器Mn的第一復位端RESET與第6級移位寄存器M6的輸出端OUT相連。

該實施例中，通過將第2m級移位寄存器的第一復位端RESET與第2m+6級移位寄存器的輸出端OUT相連，第2m-1級移位寄存器的第一復位端RESET與第2m+5級移位寄存器的輸出端OUT相連，來實現(xiàn)移位寄存器的第一復位端RESET接收復位信號的時間與移位寄存器將第二時鐘信號端CKB輸入的第二電平的時鐘信號傳輸至輸出端OUT的時間之間具有時間間隔，使得移位寄存器可以在第二時段T2通過第二電平的時鐘信號和第二電平的下拉信號共同下拉柵極線的電位，以快速地下拉柵極線的電位，當然，本發(fā)明并不僅限于此。

在另一個實施例中，參考圖6，圖6為本發(fā)明實施例提供的另一種柵極驅動電路的結構示意圖，第2m級移位寄存器的輸出端OUT與第2m+4級移位寄存器的輸入端SET相連，第2m級移位寄存器的第一復位端RESET與第2m+7級移位寄存器的輸出端OUT相連，第2m-1級移位寄存器的輸出端OUT與第2m+3級移位寄存器的輸入端SET相連，第2m-1級移位寄存器的第一復位端RESET與第2m+6級移位寄存器的輸出端OUT相連，其中，0＜m≤(n-7)/2。

例如，m＝1，第1級移位寄存器M1的輸出端OUT與第5級移位寄存器M5的輸入端SET相連，第1級移位寄存器M1的第一復位端RESET與第8級移位寄存器M8的輸出端OUT相連，第2級移位寄存器M2的輸出端OUT與第6級移位寄存器M6的輸入端SET相連，第2級移位寄存器M2的第一復位端RESET與第9級移位寄存器M9的輸出端OUT相連；m＝2，第3級移位寄存器M3的輸出端OUT與第7級移位寄存器M7的輸入端SET相連，第3級移位寄存器M3的第一復位端RESET與第10級移位寄存器M10的輸出端OUT相連，第4級移位寄存器M4的輸出端OUT與第8級移位寄存器M8的輸入端SET相連，第4級移位寄存器M4的第一復位端RESET與第11級移位寄存器M11的輸出端OUT相連。

并且，第n-6級移位寄存器Mn-6的輸出端OUT與第n-10級移位寄存器Mn-10的輸入端SET相連，第n-6級移位寄存器Mn-6的第一復位端RESET與第1級移位寄存器M1的輸出端OUT相連，第n-5級移位寄存器Mn-5的輸出端OUT與第n-9級移位寄存器Mn-9的輸入端SET相連，第n-5級移位寄存器Mn-5的第一復位端RESET與第2級移位寄存器M2的輸出端OUT相連，第n-4級移位寄存器Mn-4的輸出端OUT與第n-8級移位寄存器Mn-8的輸入端SET相連，第n-4級移位寄存器Mn-4的第一復位端RESET與第3級移位寄存器M3的輸出端OUT相連，第n-3級移位寄存器Mn-3的輸出端OUT與第n-7級移位寄存器Mn-7的輸入端SET相連，第n-3級移位寄存器Mn-3的第一復位端RESET與第4級移位寄存器M4的輸出端OUT相連，第n-2級移位寄存器Mn-2的輸出端OUT與第n-6級移位寄存器Mn-6的輸入端SET相連，第n-2級移位寄存器Mn-2的第一復位端RESET與第5級移位寄存器M5的輸出端OUT相連，第n-1級移位寄存器Mn-1的輸出端OUT與第n-5級移位寄存器Mn-5的輸入端SET相連，第n-1級移位寄存器Mn-1的第一復位端RESET與第6級移位寄存器M6的輸出端OUT相連，第n級移位寄存器Mn的輸出端OUT與第n-4級移位寄存器Mn-4的輸入端SET相連，第n級移位寄存器Mn的第一復位端RESET與第7級移位寄存器M7的輸出端OUT相連。

該實施例中，通過將第2m級移位寄存器的第一復位端RESET與第2m+7級移位寄存器的輸出端OUT相連，第2m-1級移位寄存器的第一復位端RESET與第2m+6級移位寄存器的輸出端OUT相連，來實現(xiàn)移位寄存器的第一復位端RESET接收復位信號的時間與移位寄存器將第二時鐘信號端CKB輸入的第二電平的時鐘信號傳輸至輸出端OUT的時間之間具有時間間隔，使得移位寄存器可以在第二時段T2通過第二電平的時鐘信號和第二電平的下拉信號共同下拉柵極線的電位，以快速地下拉柵極線的電位，當然，本發(fā)明并不僅限于此。

此外，在圖3、圖5和圖6所示的柵極驅動電路中，所有奇數(shù)級移位寄存器中相鄰兩級移位寄存器的第一時鐘信號端CK分別與第一時鐘信號線CK1和第二時鐘信號線CKB1相連，所有奇數(shù)級移位寄存器中相鄰兩級移位寄存器的第二時鐘信號端CKB分別與第三時鐘信號線CK2和第四時鐘信號線CKB2相連；所有偶數(shù)級移位寄存器中相鄰兩級移位寄存器的第一時鐘信號端CK分別與第一時鐘信號線CK1和第二時鐘信號線CKB1相連，所有偶數(shù)級移位寄存器中相鄰兩級移位寄存器的第二時鐘信號端CKB分別與第三時鐘信號線CK2和第四時鐘信號線CKB2相連。

例如，所有奇數(shù)級移位寄存器中相鄰兩級移位寄存器為第1級移位寄存器M1和第3級移位寄存器M3，第1級移位寄存器M1的第一時鐘信號端CK與第一時鐘信號線CK1相連，第3級移位寄存器M3的第一時鐘信號端CK與第二時鐘信號線CKB1相連，第1級移位寄存器M1的第二時鐘信號端CKB與第三時鐘信號線CK2相連，第3級移位寄存器M3的第二時鐘信號端CKB與第四時鐘信號線CKB2相連。

所有偶數(shù)級移位寄存器中相鄰兩級移位寄存器為第2級移位寄存器M2和第4級移位寄存器M4，第2級移位寄存器M2的第一時鐘信號端CK與第一時鐘信號線CK1相連，第4級移位寄存器M4的第一時鐘信號端CK與第二時鐘信號線CKB1相連，第2級移位寄存器M2的第二時鐘信號端CKB與第三時鐘信號線CK2相連，第4級移位寄存器M4的第二時鐘信號端CKB與第四時鐘信號線CKB2相連。

在另一個實施例中，參考圖7，圖7為本發(fā)明實施例提供的另一種柵極驅動電路的結構示意圖，其中，第2m級移位寄存器的輸出端OUT與第2m+2級移位寄存器的輸入端SET相連，第2m級移位寄存器的第一復位端RESET與第2m+3級移位寄存器的輸出端OUT相連，第2m-1級移位寄存器的輸出端OUT與第2m+1級移位寄存器的輸入端SET相連，第2m-1級移位寄存器的第一復位端RESET與第2m+2級移位寄存器的輸出端OUT相連，其中，0＜m≤(n-3)/2。。

例如，m＝1，第1級移位寄存器M1的輸出端OUT與第3級移位寄存器M3的輸入端SET相連，第1級移位寄存器M1的第一復位端RESET與第4級移位寄存器M4的輸出端OUT相連，第2級移位寄存器M2的輸出端OUT與第4級移位寄存器M4的輸入端SET相連，第2級移位寄存器M2的第一復位端RESET與第5級移位寄存器M5的輸出端OUT相連。

并且，第n-2級移位寄存器的輸出端OUT與第n-4級移位寄存器的輸入端SET相連，第n-2級移位寄存器的第一復位端RESET與第1級移位寄存器的輸出端OUT相連，第n-1級移位寄存器的輸出端OUT與第n-3級移位寄存器的輸入端SET相連，第n-1級移位寄存器的第一復位端RESET與第2級移位寄存器的輸出端OUT相連，第n級移位寄存器的輸出端OUT與第n-2級移位寄存器的輸入端SET相連，第n級移位寄存器的第一復位端RESET與第3級移位寄存器的輸出端OUT相連。

此外，第1級移位寄存器至第n級移位寄存器的第一時鐘信號端CK與第一時鐘信號線CK1相連，第1級移位寄存器至第n級移位寄存器的第二時鐘信號端CKB與第二時鐘信號線CKB1相連。

在圖7所示的柵極驅動電路中，通過將第2m級移位寄存器的第一復位端RESET與第2m+3級移位寄存器的輸出端OUT相連，第2m-1級移位寄存器的第一復位端RESET與第2m+2級移位寄存器的輸出端OUT相連，來實現(xiàn)移位寄存器的第一復位端RESET接收復位信號的時間與移位寄存器將第二時鐘信號端CKB輸入的第二電平的時鐘信號傳輸至輸出端OUT的時間之間具有時間間隔，以使移位寄存器在第二時段T2通過第二電平的時鐘信號和第二電平的下拉信號共同下拉柵極線的電位，從而可以保證柵極線的快速下拉，進而可以提高像素單元的薄膜晶體管的關斷能力和像素單元的充電能力。

圖7所示的柵極驅動電路與圖3、圖5和圖6所示的柵極驅動電路的不同之處在于，圖7所示的柵極驅動電路只能沿第1級移位寄存器M1至第n級移位寄存器Mn的方向進行正向掃描，而圖3、圖5和圖6所示的柵極驅動電路不僅可以沿第1級移位寄存器M1至第n級移位寄存器Mn的方向進行正向掃描，而且可以沿第n級移位寄存器Mn至第1級移位寄存器M1的方向進行反向掃描。

下面結合移位寄存器的一種內部結構和信號時序圖對移位寄存器的工作原理進行說明，參考圖8和圖9，圖8為本發(fā)明實施例提供的柵極驅動電路中移位寄存器的一種內部結構示意圖，圖9為圖8所示的移位寄存器的信號時序圖，以第1級移位寄存器M1為例，該移位寄存器包括第一開關管K1至第七開關管K7、第一電容C1和第二電容C2。

其中，第一開關管K1的控制端與移位寄存器的輸入端SET相連，第一開關管K1的第一端與第一電壓端VGH相連；

第二開關管K2的控制端與移位寄存器的第一復位端RESET相連，第二開關管K2的第一端與第二電壓端VGL相連，第二開關管K2的第二端與第一開關管K1的第二端相連；

第三開關管K3的第一端與第二電壓端VGL相連，第三開關管K3的第二端與第二開關管K2的第二端相連，第三開關管K3的控制端與第四開關管K4的第二端相連；

第四開關管K4的控制端與第一開關管K1的第二端相連，第四開關管K4的第一端與第二電壓端VGL相連，且第四開關管K4的第二端通過第一電容C1與移位寄存器的第二時鐘信號端CKB相連；

第五開關管K5的控制端與第一開關管K1的第二端相連，第五開關管K5的第一端與第二時鐘信號端CKB相連，第五開關管K5的第二端與移位寄存器的輸出端OUT，且第五開關管K5的控制端通過第二電容C2與第五開關管K5的第二端相連；

第六開關管K6的控制端與第四開關管K4的第二端相連，第六開關管K6的第一端與第二電壓端VGL相連，第六開關管K6的第二端與輸出端OUT相連；

第七開關管K7的控制端與移位寄存器的第一時鐘信號端CK相連，第七開關管K7的第一端與第二電壓端VGL相連，第七開關管K7的第二端與輸出端OUT相連。

本發(fā)明的實施例中，以第一開關管K1至第七開關管K7為PMOS晶體管為例進行說明，但是，本發(fā)明并不僅限于此。移位寄存器的輸入端SET輸入高電平信號后，第一開關管K1導通。

第一時段T1，第一開關管K1將第一電壓端VGH輸入的高電平傳輸至節(jié)點PU，并對第二電容C2進行充電，當?shù)诙娙軨2的電壓達到第五開關管K5的開啟電壓時，第五開關管K5開啟，將第二時鐘信號端CKB輸入的高電平的時鐘信號傳輸至輸出端OUT，其中，在第二電容C2的充電過程中，第二電容C2的自舉效應會使得節(jié)點PU的電位進一步提升。

第二時段T2，第五開關管K5將第二時鐘信號端CKB輸入的低電平的時鐘信號傳輸至輸出端OUT，同時，第一時鐘信號端CK輸入的高電平信號控制第七晶體管K7開啟，將第二電壓端VGL輸出的低電平信號即下拉信號傳輸至輸出端OUT，在低電平的時鐘信號和低電平的下拉信號的共同作用下，柵極線的電位被快速下拉。

在第三時段T3，移位寄存器的第一復位端RESET輸入高電平信號，第二開關管K2導通，將第二電壓端VGL的低電平傳輸至節(jié)點PU，以下拉第五開關管K5的柵極電位，使得第五開關管K5關閉。

由于第五開關管K5向輸出端OUT輸出低電平的時鐘信號時，第一復位端RESET還未接收復位信號，因此，可以通過輸出端OUT向柵極線輸出低電平的時鐘信號和下拉信號，來快速下拉柵極線的電位，進而可以提高像素單元的薄膜晶體管的關斷能力和像素單元的充電能力。同時，由于第一復位端RESET輸入復位信號時，第二時鐘信號端CKB還處于低電位，因此，輸出端OUT也不會誤輸出高電平信號即掃描信號，從而可以保證各行像素單元的逐行掃描。

當然，本發(fā)明并不僅限于此，在其他實施例中，參考圖10，圖10為本發(fā)明實施例提供的柵極驅動電路中移位寄存器的另一種內部結構示意圖，該移位寄存器還包括第二復位端IN、第八開關管K8和第九開關管K9；其中，第八開關管K8的控制端與第二復位端IN相連，第八開關管K8的第一端與第二電壓端VGL相連，第八開關管K8的第二端與輸出端OUT相連；第九開關管K9的控制端與第二復位端IN相連，第九開關管K9的第一端與第二電壓端VGL相連，第九開關管K9的第二端與第一開關管K1的第二端相連。

當?shù)诙臀欢薎N輸入的信號為高電平信號時，第八開關管K8和第九開關管K9導通，并將第二電壓端VGL的低電平傳輸至節(jié)點PU，以下拉第五開關管K5柵極的電位，并將低電平輸出至與輸出端OUT相連的柵極線，以對第五開關管K5的柵極和柵極線的電位進行清零。

本實施例中，通過將第2m級移位寄存器的第一復位端RESET與第2m+5級移位寄存器的輸出端OUT相連，第2m-1級移位寄存器的第一復位端RESET與第2m+4級移位寄存器的輸出端OUT相連，來實現(xiàn)第二時鐘信號端CKB輸出的低電平時鐘信號和第一復位端RESET輸入的復位信號之間的時間間隔，當然，本發(fā)明并不僅限于此。

本發(fā)明實施例還提供了一種陣列基板，參考圖11，圖11為本發(fā)明實施例提供的一種陣列基板的平面結構示意圖，該陣列基板包括上述任一實施例提供的柵極驅動電路和多條柵極線G1～Gn，其中，柵極驅動電路中的第1級移位寄存器M1至第n級移位寄存器Mn的輸出端OUT分別與多條柵極線G1～Gn一一對應相連，以對柵極線G1～Gn進行逐條掃描，以便對像素單元陣列進行逐行掃描。當然，本實施例中的陣列基板還包括多條數(shù)據(jù)線、多個像素單元構成的像素單元陣列和驅動芯片等，在此不贅述。

本發(fā)明實施例還提供了一種顯示裝置，該顯示裝置包括上述實施例提供的陣列基板。

本發(fā)明實施例所提供的柵極驅動電路、陣列基板和顯示裝置，由于移位寄存器在第二時段將第二時鐘信號端輸入的第二電平的時鐘信號傳輸至輸出端，在第三時段停止將第二時鐘信號端輸入的第二電平的時鐘信號傳輸至輸出端，即移位寄存器的第一復位端接收復位信號的時間與移位寄存器將第二時鐘信號端輸入的第二電平的時鐘信號傳輸至輸出端的時間之間具有時間間隔，因此，移位寄存器可以在第二時段通過第二電平的時鐘信號和第二電平的下拉信號共同下拉柵極線的電位，從而可以保證柵極線的快速下拉，進而可以提高像素單元的薄膜晶體管的關斷能力和像素單元的充電能力。

本說明書中各個實施例采用遞進的方式描述，每個實施例重點說明的都是與其他實施例的不同之處，各個實施例之間相同相似部分互相參見即可。對所公開的實施例的上述說明，使本領域專業(yè)技術人員能夠實現(xiàn)或使用本發(fā)明。對這些實施例的多種修改對本領域的專業(yè)技術人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本發(fā)明的精神或范圍的情況下，在其它實施例中實現(xiàn)。因此，本發(fā)明將不會被限制于本文所示的這些實施例，而是要符合與本文所公開的原理和新穎特點相一致的最寬的范圍。