本發明涉及顯示技術，尤其涉及移位寄存器單元及其驅動方法、柵極驅動電路、顯示裝置。

背景技術：

顯示器中的顯示面板，例如液晶顯示面板通常包括像素矩陣，以逐行掃描的方式驅動像素矩陣來進行顯示。常見的薄膜晶體管液晶顯示面板(TFT-LCD)的驅動電路包括柵極驅動器和數據驅動器。柵極驅動器包括移位寄存器，移位寄存器包括多個級聯的移位寄存器單元。移位寄存器單元的輸出信號端與像素矩陣的柵線對應連接，每條柵線與像素矩陣的一行像素連接。移位寄存器在時鐘信號的驅動下，依次對于每條柵線輸出脈沖形式的柵掃描信號，實現像素矩陣的逐行掃描。

隨著顯示技術的發展，顯示器變得更大并且更薄。顯示器中的移位寄存器單元集成化程度變高，結構也更復雜，降低功耗、增加系統穩定性方面的需求也隨之增加。如何降低移位寄存器單元的功耗，提高移位寄存器單元的穩定性是研究中的重點。

現有的移位寄存器單元存在改進空間。

技術實現要素：

本發明的實施例提供一種移位寄存器單元及其驅動方法、柵極驅動電路、顯示裝置。

根據第一個方面，本發明的實施例提供一種移位寄存器單元，包括輸入模塊、以及與輸入模塊耦接的多個輸出模塊。輸入模塊與輸入信號端耦接，并且被配置為在輸入信號端處的電壓的控制下，使得多個輸出模塊工作。每個輸出模塊與相應的時鐘信號端、輸出信號端耦接，并且被配置為工作以將時鐘信號端耦接到輸出信號端，以在輸出信號端輸出驅動信號。

在本發明的實施例中，所述多個輸出模塊至少包括：第一輸出模塊、第二輸出模塊；所述移位寄存器單元至少還包括：復位模塊、下拉控制模塊、第一下拉模塊、第二下拉模塊；輸入模塊與輸入信號端、第一電壓端、第一上拉點以及第二上拉點耦接，并且被配置為在輸入信號端處的電壓的控制下，將第一電壓端耦接到第一上拉點、第二上拉點。第一輸出模塊與第一時鐘信號端、第一輸出信號端耦接，并且被配置為在第一上拉點處的電壓的控制下，將第一時鐘信號端耦接到第一輸出信號端。第二輸出模塊與第二時鐘信號端、第二輸出信號端耦接，并且被配置為在第二上拉點處的電壓的控制下，將第二時鐘信號端耦接到第二輸出信號端。復位模塊與復位信號端、第二電壓端、以及輸入模塊耦接，并且被配置為在復位信號端處的電壓的控制下，將輸入模塊耦接到第二電壓端。下拉控制模塊與第三電壓端、第三時鐘信號端、第一上拉點、第二上拉點、以及下拉點耦接，并且被配置為在第三時鐘信號端、第一上拉點、以及第二上拉點處的電壓的控制下，選擇性地將下拉點耦接到第三電壓端和第三時鐘信號端中的一個。第一下拉模塊與下拉點、第三電壓端、第一上拉點、以及第一輸出信號端耦接，并且被配置為在下拉點處的電壓的控制下，將第一上拉點、第一輸出信號端耦接到第三電壓端。第二下拉模塊與下拉點、第三電壓端、第二上拉點、以及第二輸出信號耦接，并且被配置為在下拉點處的電壓的控制下，將第二上拉點、第二輸出信號端耦接到第三電壓端。

在本發明的實施例中，移位寄存器單元還包括：上拉點隔離模塊。上拉點隔離模塊與輸入模塊、第一上拉點、以及第二上拉點耦接，并且被配置為使得輸入模塊至第一上拉點、以及輸入模塊至第二上拉點為單向導通。

在本發明的實施例中，上拉點隔離模塊包括：第一晶體管、以及第二晶體管。第一晶體管的控制極以及第一極與輸入模塊耦接，第二極與第一上拉點耦接。第二晶體管的控制極以及第一極與輸入模塊耦接，第二極與第二上拉點耦接。

在本發明的實施例中，下拉控制模塊還與第一輸出信號端、以及第二輸出信號端耦接，并且被配置為在第三時鐘信號端、第一上拉點、第二上拉點、第一輸出信號端、以及第二輸出信號端處的電壓的控制下，選擇性地將下拉點耦接到第三電壓端和第三時鐘信號端中的一個。

在本發明的實施例中，下拉控制模塊包括：第三晶體管、第四晶體管、第五晶體管、第六晶體管以及第七晶體管。第三晶體管的控制極以及第一極與第三時鐘信號端耦接，第二極與下拉點耦接。第四晶體管的控制極與第一上拉點耦接，第一極與下拉點耦接，第二極與第三電壓端耦接。第五晶體管的控制極與第一輸出信號端耦接，第一極與下拉點耦接，第二極與第三電壓端耦接。第六晶體管的控制極與第二上拉點耦接，第一極與下拉點耦接，第二極與第三電壓端耦接。第七晶體管的控制極與第二輸出信號端耦接，第一極與下拉點耦接，第二極與第三電壓端耦接。

在本發明的實施例中，輸入模塊包括第八晶體管。第八晶體管的控制極與輸入信號端耦接，第一極與第一電壓端耦接，第二極與第一上拉點以及第二上拉點耦接。

在本發明的實施例中，復位模塊包括第九晶體管。第九晶體管的控制極與復位信號端耦接，第一極與輸入模塊耦接，第二極與第二電壓端耦接。

在本發明的實施例中，第一輸出模塊包括：第十晶體管、以及第一電容。第十晶體管的控制極與第一上拉點耦接，第一極與第一時鐘信號端耦接，第二極與第一輸出信號端耦接。第一電容耦接在第十晶體管的控制極以及第二極之間。

在本發明的實施例中，第二輸出模塊包括：第十一晶體管、以及第二電容。第十一晶體管的控制極與第二上拉點耦接，第一極與第二時鐘信號端耦接，第二極與第二輸出信號端耦接。第二電容耦接在第十一晶體管的控制極以及第二極之間。

在本發明的實施例中，第一下拉模塊包括：第十二晶體管、第十三晶體管、以及第三電容。第十二晶體管的控制極與下拉點連接，第一極與第一上拉點連接，第二極與第三電壓端連接。第十三晶體管的控制極與下拉點連接，第一極與第一輸出信號端連接，第二極與第三電壓端連接。第三電容耦接在下拉點與第三電壓端之間。

在本發明的實施例中，第二下拉模塊包括：第十四晶體管、以及第十五晶體管。第十四晶體管的控制極與下拉點連接，第一極與第二上拉點連接，第二極與第三電壓端連接。第十五晶體管的控制極與下拉點連接，第一極與第二輸出信號端連接，第二極與第三電壓端連接。

根據第二個方面，本發明的實施例提供一種移位寄存器單元的驅動方法，包括：向輸入信號端施加有效電壓，使得多個輸出模塊處于工作的狀態；向時鐘信號端施加有效電壓，使得輸出模塊輸出驅動信號。

在本發明的實施例中，該驅動方法所驅動的移位寄存器單元至少還包括：復位模塊、下拉控制模塊、第一下拉模塊、第二下拉模塊。多個輸出模塊至少包括：第一輸出模塊、第二輸出模塊。輸入模塊與輸入信號端、第一電壓端、第一上拉點以及第二上拉點耦接。第一輸出模塊與第一時鐘信號端、第一輸出信號端耦接。第二輸出模塊與第二時鐘信號端、第二輸出信號端耦接。復位模塊與復位信號端、第二電壓端、以及輸入模塊耦接。下拉控制模塊與第三電壓端、第三時鐘信號端、第一上拉點、第二上拉點、以及下拉點耦接。第一下拉模塊與下拉點、第三電壓端、第一上拉點、以及第一輸出信號端耦接。第二下拉模塊與下拉點、第三電壓端、第二上拉點、以及第二輸出信號耦接。移位寄存器單元的驅動方法包括：向輸入信號端施加有效電壓，向第一時鐘信號端、第二時鐘信號端、第三時鐘信號端、復位信號端施加無效電壓；輸入模塊將第一電壓端耦接至第一上拉點、以及第二上拉點，使得第一上拉點、第二上拉點處的電壓有效；第一輸出模塊將第一時鐘信號端耦接到第一輸出信號端，第一輸出信號端輸出無效電壓；第二輸出模塊將第二時鐘信號端耦接到第二輸出信號端，第二輸出信號端輸出無效電壓。向第一時鐘信號端施加有效電壓，向輸入信號端、第二時鐘信號端、第三時鐘信號端、復位信號端施加無效電壓；第一上拉點處、第二上拉點處的電壓有效；第一輸出模塊將第一時鐘信號端耦接到第一輸出信號端，第一輸出信號端輸出有效電壓；第二輸出模塊將第二時鐘信號端耦接到第二輸出信號端，第二輸出信號端輸出無效電壓。向第二時鐘信號端施加有效電壓，向輸入信號端、第一時鐘信號端、第三時鐘信號端、復位信號端施加無效電壓；第一上拉點處、第二上拉點處的電壓有效；第一輸出模塊將第一時鐘信號端耦接到第一輸出信號端，第一輸出信號端輸出無效電壓；第二輸出模塊將第二時鐘信號端耦接到第二輸出信號端，第二輸出信號端輸出有效電壓。向第三時鐘信號端、復位信號端施加有效電壓，向輸入信號端、第一時鐘信號端、第二時鐘信號端施加無效電壓；下拉點處的電壓有效；下拉模塊將第三電壓端耦接到第一上拉點、第二上拉點、第一輸出信號端、以及第二輸出信號端；第一輸出信號端輸出無效電壓，第二輸出信號端輸出無效電壓。

根據第三個方面，本發明的實施例提供一種柵極驅動電路，包括多個級聯的上述任一項的移位寄存器單元；其中，一級的移位寄存器單元的一個輸出信號端與下一級的移位寄存器單元的輸入信號端耦接。

在本發明的實施例中，移位寄存器單元還包括：復位模塊、下拉控制模塊、第一下拉模塊、第二下拉模塊；多個輸出模塊包括：第一輸出模塊、第二輸出模塊；輸入模塊與輸入信號端、第一電壓端、第一上拉點以及第二上拉點耦接；第一輸出模塊與第一時鐘信號端、第一輸出信號端耦接；第二輸出模塊與第二時鐘信號端、第二輸出信號端耦接；復位模塊與復位信號端、第二電壓端、以及輸入模塊耦接；下拉控制模塊與第三電壓端、第三時鐘信號端、第一上拉點、第二上拉點、以及下拉點耦接；第一下拉模塊與下拉點、第三電壓端、第一上拉點、以及第一輸出信號端耦接；第二下拉模塊與下拉點、第三電壓端、第二上拉點、以及第二輸出信號耦接。其中，一級的移位寄存器單元的第二輸出信號端與下一級的移位寄存器單元的輸入信號端耦接，一級的移位寄存器單元的第一輸出信號端與上一級的移位寄存器單元的復位信號端耦接。

根據第四個方面，本發明的實施例提供一種顯示裝置，包括上述的柵極驅動電路。

根據本發明的實施例提供的移位寄存器單元及其驅動方法、柵極驅動電路、顯示裝置，增加了驅動電路的驅動能力。

附圖說明

為了更清楚地說明本發明的實施例的技術方案，下面將對實施例的附圖進行簡要說明，應當知道，以下描述的附圖僅僅涉及本發明的一些實施例，而非對本發明的限制，其中：

圖1是本發明的實施例提供的移位寄存器單元的第一個示例性的框圖；

圖2是本發明的實施例提供的移位寄存器單元的第二個示例性的框圖；

圖3是本發明的實施例提供的移位寄存器單元的第三個示例性的框圖；

圖4是圖3所示的移位寄存器單元的示例性的電路圖；

圖5是本發明的實施例提供的移位寄存器單元的驅動方法的示例性的流程圖；

圖6是圖5所示的驅動方法對應的示例性的操作時序圖；

圖7是本發明的實施例提供的柵極驅動電路的示例性的框圖；

圖8是圖7所示的柵極驅動電路的示例性的操作時序圖。

具體實施方式

為了使本發明的實施例的技術方案和優點更加清楚，下面將結合附圖，對本發明的實施例的技術方案進行清楚、完整的描述。顯然，所描述的實施例是本發明的一部分實施例，而不是全部的實施例。基于所描述的本發明的實施例，本領域技術人員在無需創造性勞動的前提下所獲得的所有其他實施例，也都屬于本發明保護的范圍。

圖1是本發明的實施例提供的移位寄存器單元的第一個示例性的框圖。如圖1所示，移位寄存器單元，包括輸入模塊1、以及與輸入模塊1耦接的多個輸出模塊201、202……。輸入模塊1與輸入信號端IP耦接，并且被配置為在輸入信號端IP處的電壓的控制下，使得多個輸出模塊201、202……工作。輸出模塊201、202……的每一個與時鐘信號端CLK1、CLK2……中的相應的一個、輸出信號端OP1、OP2……中的相應的一個耦接，并且被配置為工作以將時鐘信號端CLK1、CLK2……中的相應的一個耦接到輸出信號端OP1、OP2……中的相應的一個，以在輸出信號端OP1、OP2……中的相應的一個輸出驅動信號。

本領域技術人員容易理解，參照附圖1所示結構，容易將該移位寄存器單元的輸出模塊擴展為所需要的數量，并相應配置所需的時鐘信號端以及對應的上拉和下拉。

在本發明的實施例中，上述移位寄存器單元的驅動方法可以包括：向輸入信號端施加有效電壓，使得多個輸出模塊處于工作的狀態；向時鐘信號端施加有效電壓，使得輸出模塊輸出驅動信號。

在本發明的實施例中，一個移位寄存器單元可以輸出多個驅動信號。并且，多個驅動信號可以是順序輸出，這樣，能夠用于相鄰的多行的像素的驅動。

圖2是本發明的實施例提供的移位寄存器單元的第二個示例性的框圖。如圖2所示，該實施例提供的移位寄存器單元包括：輸入模塊1、第一輸出模塊201、第二輸出模塊202、復位模塊3、第一下拉模塊401、第二下拉模塊402、下拉控制模塊5。輸入模塊1與輸入信號端IP、第一電壓端V1、第一上拉點PU1以及第二上拉點PU2耦接，并且被配置為在輸入信號端IP處的電壓的控制下，將第一電壓端V1耦接到第一上拉點PU1、第二上拉點PU2。第一輸出模塊201與第一時鐘信號端CLK1、第一輸出信號端OP1耦接，并且被配置為在第一上拉點PU1處的電壓的控制下，將第一時鐘信號端CLK1耦接到第一輸出信號端OP1。第二輸出模塊202與第二時鐘信號端CLK2、第二輸出信號端OP2耦接，并且被配置為在第二上拉點PU2處的電壓的控制下，將第二時鐘信號端CLK2耦接到第二輸出信號端OP2。復位模塊3與復位信號端RST、第二電壓端V2、以及輸入模塊1耦接，并且被配置為在復位信號端RST處的電壓的控制下，將輸入模塊1耦接到第二電壓端V2。下拉控制模塊5與第三電壓端V3、第三時鐘信號端CLK3、第一上拉點PU1、第二上拉點PU2、以及下拉點PD耦接，并且被配置為在第三時鐘信號端CLK3、第一上拉點PU1、以及第二上拉點PU2處的電壓的控制下，選擇性地將下拉點PD耦接到第三電壓端V3和第三時鐘信號端CLK3中的一個。第一下拉模塊401與下拉點PD、第三電壓端V3、第一上拉點PU1、以及第一輸出信號端OP1耦接，并且被配置為在下拉點PD處的電壓的控制下，將第一上拉點PU1、第一輸出信號端OP1耦接到第三電壓端V3。第二下拉模塊402與下拉點PD、第三電壓端V3、第二上拉點PU2、以及第二輸出信號耦接，并且被配置為在下拉點PD處的電壓的控制下，將第二上拉點PU2、第二輸出信號端OP2耦接到第三電壓端V3。

根據本發明的實施例的移位寄存器單元，能夠輸出兩路驅動信號，增加了驅動電路的驅動能力。此外，按照本領域技術人員的通常理解，耦接是指直接或者間接的電連接。

基于該實施例和附圖，本領域技術人員容易設計相應的移位寄存器單元，使其能夠輸出多路的驅動信號。

圖3是本發明的實施例提供的移位寄存器單元的第三個示例性的框圖。如圖3所示，移位寄存器單元還包括：上拉點隔離模塊6。上拉點隔離模塊6與輸入模塊1、第一上拉點PU1、以及第二上拉點PU2耦接，并且被配置為使得輸入模塊1至第一上拉點PU1、以及輸入模塊1至第二上拉點PU2為單向導通。

根據本發明的實施例的移位寄存器單元，能夠將第一上拉點PU1和第二上拉點PU2隔離，防止兩路輸出信號之間的相互影響，增強了防噪聲的能力。

此外，下拉控制模塊5還與第一輸出信號端OP1、以及第二輸出信號端OP2耦接，并且被配置為在第三時鐘信號端CLK3、第一上拉點PU1、第二上拉點PU2、第一輸出信號端OP1、以及第二輸出信號端OP2處的電壓的控制下，選擇性地將下拉點PD耦接到第三電壓端V3和第三時鐘信號端CLK3中的一個。

根據本發明的實施例的移位寄存器單元，能夠反饋第一輸出信號端OP1、第二輸出信號端OP2、第一上拉點PU1、第二上拉點PU2處的電壓來控制下拉點PD，并且，也可以通過改變下拉點PD處的電壓來控制第一輸出信號端OP1、第二輸出信號端OP2、第一上拉點PU1、第二上拉點PU2處的電壓，增強了防噪聲的能力，使得輸出更加平穩。

圖4是圖3所示的移位寄存器單元的示例性的電路圖。如圖4所示，上拉點隔離模塊6包括：第一晶體管T1、以及第二晶體管T2。第一晶體管T1的控制極以及第一極與輸入模塊1耦接，第二極與第一上拉點PU1耦接。第二晶體管T2的控制極以及第一極與輸入模塊1耦接，第二極與第二上拉點PU2耦接。

在本發明的實施例中，第一晶體管T1、第二晶體管T2的連接方式形成了類似于二極管的單向導通結構，起到了隔離的功能。晶體管的實現方式有利于制作集成電路，但是應當理解，這并不是對于本發明的限制，也可以采用其它的具有單向導通功能的元件或者電路來實現。

下拉控制模塊5包括：第三晶體管T3、第四晶體管T4、第五晶體管T5、第六晶體管T6以及第七晶體管T7。第三晶體管T3的控制極以及第一極與第三時鐘信號端CLK3耦接，第二極與下拉點PD耦接。第四晶體管T4的控制極與第一上拉點PU1耦接，第一極與下拉點PD耦接，第二極與第三電壓端V3耦接。第五晶體管T5的控制極與第一輸出信號端OP1耦接，第一極與下拉點PD耦接，第二極與第三電壓端V3耦接。第六晶體管T6的控制極與第二上拉點PU2耦接，第一極與下拉點PD耦接，第二極與第三電壓端V3耦接。第七晶體管T7的控制極與第二輸出信號端OP2耦接，第一極與下拉點PD耦接，第二極與第三電壓端V3耦接。

在本發明的實施例中，使用第四晶體管T4、第五晶體管T5、第六晶體管T6以及第七晶體管T7以反饋第一上拉點PU1、第二上拉點PU2、第一輸出信號端OP1、以及第二輸出信號端OP2處的電壓來控制下拉點PD處的電壓，增強了防噪聲的能力，使得輸出更加平穩。

以下，作為一個示例，也對于其他的模塊的實現方式進行說明。

輸入模塊1包括第八晶體管T8。第八晶體管T8的控制極與輸入信號端IP耦接，第一極與第一電壓端V1耦接，第二極與第一上拉點PU1以及第二上拉點PU2耦接。

復位模塊3包括第九晶體管T9。第九晶體管T9的控制極與復位信號端RST耦接，第一極與輸入模塊1耦接，第二極與第二電壓端V2耦接。

第一輸出模塊201包括：第十晶體管T10、以及第一電容C1。第十晶體管T10的控制極與第一上拉點PU1耦接，第一極與第一時鐘信號端CLK1耦接，第二極與第一輸出信號端OP1耦接。第一電容C1耦接在第十晶體管T10的控制極以及第二極之間。

第二輸出模塊202包括：第十一晶體管T11、以及第二電容C2。第十一晶體管T11的控制極與第二上拉點PU2耦接，第一極與第二時鐘信號端CLK2耦接，第二極與第二輸出信號端OP2耦接。第二電容C2耦接在第十一晶體管T11的控制極以及第二極之間。

第一下拉模塊401包括：第十二晶體管T12、第十三晶體管T13、以及第三電容C3。第十二晶體管T12的控制極與下拉點PD連接，第一極與第一上拉點PU1連接，第二極與第三電壓端V3連接。第十三晶體管T13的控制極與下拉點PD連接，第一極與第一輸出信號端OP1連接，第二極與第三電壓端V3連接。第三電容C3耦接在下拉點PD與第三電壓端V3之間。

第二下拉模塊402包括：第十四晶體管T14、以及第十五晶體管T15。第十四晶體管T14的控制極與下拉點PD連接，第一極與第二上拉點PU2連接，第二極與第三電壓端V3連接。第十五晶體管T15的控制極與下拉點PD連接，第一極與第二輸出信號端OP2連接，第二極與第三電壓端V3連接。

圖5是本發明的實施例提供的移位寄存器單元的驅動方法的示例性的流程圖。圖6是圖5所示的驅動方法對應的第一個示例性的操作時序圖。以下，結合圖4、圖5和圖6對于移位寄存器單元驅動方法和操作時序進行說明，并且，以圖4中的晶體管均為N型晶體管，有效電壓為高電壓為例進行說明。其中，按照本領域技術人員的通常理解，有效電壓是指能夠使相關模塊工作的電壓，此處高電壓可以使得N型晶體管導通。應當理解，此處的“高電壓”僅用來表示電壓的功能，并不限制其幅值，例如，“高電壓”可以是3.3V、5V等。此外，如果是P型晶體管，則有效電壓是低電壓，“低電壓”可以是0V、-3.3V、-5V等。

如圖5所示，驅動方法開始于步驟S501，該步驟可以稱為信號輸入步驟。在步驟S501中，向輸入信號端IP施加有效電壓，向第一時鐘信號端CLK1、第二時鐘信號端CLK2、第三時鐘信號端CLK3、復位信號端RST施加無效電壓；輸入模塊1將第一電壓端V1耦接至第一上拉點PU1、以及第二上拉點PU2，使得第一上拉點PU1、第二上拉點PU2處的電壓有效。第一輸出模塊201將第一時鐘信號端CLK1耦接到第一輸出信號端OP1，第一輸出信號端OP1輸出無效電壓；第二輸出模塊202將第二時鐘信號端CLK2耦接到第二輸出信號端OP2，第二輸出信號端OP2輸出無效電壓。

如圖6所示，具體而言，輸入信號端IP處是高電壓，第一時鐘信號端CLK1、第二時鐘信號端CLK2、第三時鐘信號端CLK3、復位信號端RST處是低電壓。第八晶體管T8、第一晶體管T1、第二晶體管T2導通，使得第一電壓端V1與第一上拉點PU1、第二上拉點PU2耦接。第一電壓端V1處是高電壓，使得第一上拉點PU1、第二上拉點PU2處是高電壓。第十晶體管T10、第十一晶體管T11導通，使得第一輸出信號端OP1與第一時鐘信號端CLK1耦接，第二輸出信號端OP2與第二時鐘信號端CLK2耦接。第一時鐘信號端CLK1、第二時鐘信號端CLK2是低電壓，使得第一輸出信號端OP1與第二輸出信號端OP2處是低電壓。

應當理解，輸入模塊1、復位模塊3是對稱結構。如果第一電壓端V1處保持為低電壓，在第二電壓端V2處保持高電壓，并且在步驟S401中，向復位信號端RST施加高電壓，使得第二電壓端V2與第一上拉點PU1、第二上拉點PU2耦接，也可以使得第一上拉點PU1、第二上拉點PU2處是高電壓。這樣的方式可以稱為反向掃描。即，本發明的移位寄存器單元的結構可以實現正向、反向掃描。

然后，進入步驟S502，該步驟可以稱為第一輸出信號輸出步驟。在步驟S502中，向第一時鐘信號端CLK1施加有效電壓，向輸入信號端IP、第二時鐘信號端CLK2、第三時鐘信號端CLK3、復位信號端RST施加無效電壓；第一上拉點PU1處、第二上拉點PU2處的電壓有效；第一輸出模塊201將第一時鐘信號端CLK1耦接到第一輸出信號端OP1，第一輸出信號端OP1輸出有效電壓；第二輸出模塊202將第二時鐘信號端CLK2耦接到第二輸出信號端OP2，第二輸出信號端OP2輸出無效電壓。

如圖6所示，具體而言，第一時鐘信號端CLK1處是高電壓，輸入信號端IP、第二時鐘信號端CLK2、第三時鐘信號端CLK3、復位信號端RST處是低電壓。第八晶體管T8、第一晶體管T1、第二晶體管T2截止，使得第一電壓端V1與第一上拉點PU1、第二上拉點PU2斷開耦接。第一上拉點PU1、第二上拉點PU2處維持高電壓。第十晶體管T10、第十一晶體管T11維持導通，使得第一輸出信號端OP1與第一時鐘信號端CLK1耦接，第二輸出信號端OP2與第二時鐘信號端CLK2耦接。第一時鐘信號端CLK1處是高電壓，使得第一輸出信號端OP1處是高電壓。并且，第一輸出信號端OP1處的電壓升高后，由于第一電容C1的自舉作用，使得第一上拉點PU1處的電壓進一步升高，這可以使得第十晶體管T10穩定導通，保證輸出的平穩性。第二時鐘信號端CLK2處是低電壓，使得第二輸出信號端OP2處是低電壓。

然后，進入步驟S503，該步驟可以稱為第二輸出信號輸出步驟。在步驟S503中，向第二時鐘信號端CLK2施加有效電壓，向輸入信號端IP、第一時鐘信號端CLK1、第三時鐘信號端CLK3、復位信號端RST施加無效電壓；第一上拉點PU1處、第二上拉點PU2處的電壓有效；第一輸出模塊201將第一時鐘信號端CLK1耦接到第一輸出信號端OP1，第一輸出信號端OP1輸出無效電壓。第二輸出模塊202將第二時鐘信號端CLK2耦接到第二輸出信號端OP2，第二輸出信號端OP2輸出有效電壓。

如圖6所示，具體而言，第二時鐘信號端CLK2處是高電壓，輸入信號端IP、第一時鐘信號端CLK1、第三時鐘信號端CLK3、復位信號端RST處是低電壓。第八晶體管T8、第一晶體管T1、第二晶體管T2截止，使得第一電壓端V1與第一上拉點PU1、第二上拉點PU2斷開耦接。第一上拉點PU1、第二上拉點PU2處維持高電壓。第十晶體管T10、第十一晶體管T11維持導通，使得第一輸出信號端OP1與第一時鐘信號端CLK1耦接，第二輸出信號端OP2與第二時鐘信號端CLK2耦接。第一時鐘信號端CLK1處是低電壓，使得第一輸出信號端OP1處是低電壓。第二時鐘信號端CLK2處是高電壓，使得第二輸出信號端OP2處是高電壓。并且，第二輸出信號端OP2處的電壓升高后，由于第二電容C2的自舉作用，使得第二上拉點PU2處的電壓進一步升高，這可以使得第十一晶體管T11穩定導通，保證輸出的平穩性。

最后，進入步驟S504，該步驟可以稱為復位步驟。在步驟S504中，向第三時鐘信號端CLK3、復位信號端RST施加有效電壓，向輸入信號端IP、第一時鐘信號端CLK1、第二時鐘信號端CLK2施加無效電壓；下拉點PD處的電壓有效；下拉模塊將第三電壓端V3耦接到第一上拉點PU1、第二上拉點PU2、第一輸出信號端OP1、以及第二輸出信號端OP2；第一輸出信號端OP1輸出無效電壓，第二輸出信號端OP2輸出無效電壓。

如圖6所示，具體而言，第三時鐘信號端CLK3處是高電壓，輸入信號端IP、第一時鐘信號端CLK1、第二時鐘信號端CLK2、復位信號端RST處是低電壓。第八晶體管T8、第一晶體管T1、第二晶體管T2截止，使得第一電壓端V1與第一上拉點PU1、第二上拉點PU2斷開耦接。第三晶體管T3導通，使得第三時鐘端與下拉點PD耦接，下拉點PD處是高電壓。下拉點PD處的高電壓使得第十二晶體管T12、第十三晶體管T13、第十四晶體管T14、第十五晶體管T15導通，第三電壓端V3與第一上拉點PU1、第二上拉點PU2、第一輸出信號端OP1、第二輸出信號端OP2耦接。第一上拉點PU1、第二上拉點PU2、第一輸出信號端OP1、第二輸出信號端OP2處是低電壓，第十晶體管T10、第十一晶體管T11截止。第三電容C3對于下拉點PD的電壓進行保持。

根據本發明的實施例，能夠輸出兩路驅動信號，增加了驅動電路的驅動能力。能夠將第一上拉點PU1和第二上拉點PU2隔離，防止兩路輸出信號之間的相互影響，增強了防噪聲的能力。能夠反饋第一輸出信號端OP1、第二輸出信號端OP2、第一上拉點PU1、第二上拉點PU2處的電壓來控制下拉點PD，并且，也可以通過改變下拉點PD處的電壓來控制第一輸出信號端OP1、第二輸出信號端OP2、第一上拉點PU1、第二上拉點PU2處的電壓，增強了防噪聲的能力，使得輸出更加平穩。

圖7是本發明的實施例提供的柵極驅動電路的示例性的框圖。如圖7所示，柵極驅動電路包括多個級聯的上述的移位寄存器單元。圖7示出了前三級的移位寄存器單元，對之后的重復結構進行了省略。對于一級(例如，第二級)移位寄存器單元，其第二輸出信號端OP2與下一級(第三級)的移位寄存器單元的輸入信號端IP耦接。并且，該級的移位寄存器單元的第一輸出信號端OP1與上一級(第一級)的移位寄存器單元的復位信號端RST耦接。

圖8是圖7所示的柵極驅動電路的示例性的操作時序圖。第一級移位寄存器單元GOA1的輸入信號端IP被施加掃描開始信號STV以開始掃描，第一級移位寄存器單元GOA1依次輸出第一行像素的掃描信號G(1)、第二行像素的掃描信號G(2)。第二級移位寄存器單元GOA2依次輸出第三行像素的掃描信號G(3)、第四行像素的掃描信號G(4)。

為了使得各行像素的掃描信號能夠依次輸出，在圖7和圖8中，舉例示出了使用四個波形相同、相位依次相差90度、占空比是1：4的時鐘信號CLK1、CLK2、CLK3、CLK4的情況，應當理解，這并不是對于本發明的限制。

根據本發明的實施例提供的柵極驅動電路，可以由一個移位寄存器單元輸出兩行像素的掃描信號，這可以節省電路資源，降低成本。

本發明的實施例，提供了顯示基板，包括上述的柵極驅動電路。

本發明的實施例，提供了顯示裝置，包括上述的顯示基板。顯示裝置可以是手機、平板電腦、電視機、顯示器、筆記本電腦、數碼相框、導航儀等任何具有顯示功能的產品或部件。

根據本發明實施例的顯示基板、顯示裝置，可以節省電路資源，降低成本，降低噪聲，提高輸出的平穩性。

可以理解的是，以上實施方式僅僅是為了說明本發明的原理而采用的示例性實施方式，然而本發明并不局限于此。對于本領域內的普通技術人員而言，在不脫離本發明的精神和實質的情況下，可以做出各種變型和改進，這些變型和改進也視為落入本發明的保護范圍。