專利名稱：一種陣列基板行驅(qū)動電路、陣列基板及液晶顯示裝置的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及液晶顯示領(lǐng)域，尤其涉及一種陣列基板行驅(qū)動電路、陣列基板及液晶顯示裝置。
背景技術(shù)：
隨著薄膜晶體管液晶顯示器(Thin film transistor liquid crystal display, TFT L⑶)產(chǎn)業(yè)的發(fā)展，TFT IXD產(chǎn)品的競爭日趨激烈，各廠家都在通過采用新技術(shù)以降低產(chǎn)品的成本，從而提高其產(chǎn)品在市場上的競爭力，陣列基板行驅(qū)動(Gate Driver on Array, GOA)技術(shù)就是這些新技術(shù)的典型代表。GOA技術(shù)是將柵極(Gate)開關(guān)電路集成于陣列(Array)基板上，從而可以省掉柵極驅(qū)動集成電路(Gate Driver IC)部分，從材料成本和工藝步驟兩個方面可以達(dá)到降低產(chǎn)品成本的目的。但是，GOA技術(shù)的采用，相對于傳統(tǒng)的覆晶薄膜(Chip On Film, C0F)方式，液晶面板的邏輯功耗會有一定程度的上升。因此，在采用GOA技術(shù)后，如何降低液晶面板的邏輯功耗，特別是降低GOA電路部分的功耗，就成為亟待解決的技術(shù)問題。

實用新型內(nèi)容本實用新型所要解決的技術(shù)問題是提供一種陣列基板行驅(qū)動電路、陣列基板及液晶顯示裝置，以降低液晶面板的邏輯功耗。為解決上述技術(shù)問題，本實用新型提供技術(shù)方案如下—種陣列基板行驅(qū)動GOA電路，具有多個GOA單元、多條驅(qū)動信號總線和多條驅(qū)動信號連接線，其中多個GOA單元中的第一 GOA單元的一輸入端連接有第一驅(qū)動信號連接線，所述第一驅(qū)動信號連接線通過過孔與第一驅(qū)動信號總線電性連接，且所述第一驅(qū)動信號連接線跨過至少一條驅(qū)動信號總線；多個GOA單元中的第二 GOA單元的一輸入端連接有第二驅(qū)動信號連接線，所述第二驅(qū)動信號連接線通過過孔與所述第一驅(qū)動信號連接線電性連接。上述的GOA電路，其中，所述多條驅(qū)動信號總線中包括多條時鐘信號總線，所述多條驅(qū)動信號連接線中包括多條時鐘信號連接線，每個GOA單元具有正相時鐘信號輸入端和反相時鐘信號輸入端；所述第一 GOA單元的正相時鐘信號輸入端連接有第一時鐘信號連接線，所述第一時鐘信號連接線通過過孔與第一時鐘信號總線電性連接；所述第二 GOA單元的反相時鐘信號輸入端連接有第二時鐘信號連接線，所述第二時鐘信號連接線通過過孔與所述第一時鐘信號連接線電性連接。上述的GOA電路，其中所述第一 GOA單元的反相時鐘信號輸入端連接有第三時鐘信號連接線，所述第三時鐘信號連接線通過過孔與第二時鐘信號總線電性連接；所述第二 GOA單元的正相時鐘信號輸入端連接有第四時鐘信號連接線，所述第四時鐘信號連接線通過過孔與所述第三時鐘信號連接線電性連接。上述的GOA電路，其中所述第二 GOA單元的正相時鐘信號輸入端連接有第四時鐘信號連接線，所述第四時鐘信號連接線通過過孔與第二時鐘信號總線電性連接；所述第一 GOA單元的反相時鐘信號輸入端連接有第三時鐘信號連接線，所述第三時鐘信號連接線通過過孔與所述第四時鐘信號連接線電性連接。上述的GOA電路，其中，所述多條驅(qū)動信號總線中包括一條低電壓信號Vss總線， 每個GOA單元具有Vss輸入端；所述第一 GOA單元的Vss輸入端連接有第一 Vss連接線，所述第二 GOA單元的Vss 輸入端連接有第二 Vss連接線； 所述第一 Vss連接線與所述第二 Vss連接線中的一個通過過孔與所述Vss總線電性連接；所述第一 Vss連接線與所述第二 Vss連接線之間通過過孔電性連接。上述的GOA電路，其中所述驅(qū)動信號總線形成在柵金屬層，所述驅(qū)動信號連接線形成在源漏金屬層，所述過孔形成在鈍化層。一種陣列基板，所述陣列基板具有上述的GOA電路。一種液晶顯示裝置，所述液晶顯示裝置具有上述的陣列基板。與現(xiàn)有技術(shù)相比，本實用新型的有益效果是本實用新型的實施例將部分驅(qū)動信號連接線通過過孔與驅(qū)動信號總線電性連接， 將剩余的驅(qū)動信號連接線通過過孔與電性連接到驅(qū)動信號總線的驅(qū)動信號連接線電性連接，能夠減少驅(qū)動信號總線與驅(qū)動信號連接線的交疊區(qū)域的數(shù)目，使得交疊電容也隨之減少，交疊電容的減少一方面能夠降低GOA電路以及液晶面板的邏輯功耗，另一方面還可以減小GOA時鐘信號的延遲。

圖1為現(xiàn)有技術(shù)的GOA電路的結(jié)構(gòu)示意圖；圖2為本實用新型實施例一的GOA電路的結(jié)構(gòu)示意圖；圖3為本實用新型實施例二的GOA電路的結(jié)構(gòu)示意圖；圖4為本實用新型實施例三的GOA電路的結(jié)構(gòu)示意圖。
具體實施方式
為使本實用新型的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合附圖及具體實施例對本實用新型進(jìn)行詳細(xì)描述。圖1為現(xiàn)有技術(shù)的GOA電路的結(jié)構(gòu)示意圖。參照圖1，所述GOA電路具有多個GOA 單元1、多條時鐘信號總線2、多條時鐘信號連接線3、一條低電壓信號Vss總線4和多條Vss 連接線5，每個GOA單元1具有一正相時鐘信號輸入端CLK、一反相時鐘信號輸入端CLKB和一低電壓信號輸入端Vss。GOA電路一般采用多時鐘(clock)信號驅(qū)動，圖1中顯示的為如lock信號驅(qū)動， 相應(yīng)地，其具有4條時鐘信號總線(CLKa、CLKb, CLKc和CLKd)。時鐘信號總線2和Vss總線4 一般形成在柵金屬層上，時鐘信號連接線3和Vss連接線5 —般形成在源漏金屬層上。 每個GOA單元1的正相時鐘信號輸入端CLK和反相時鐘信號輸入端CLKB都分別連接有時鐘信號連接線3，各時鐘信號連接線3分別通過過孔6與相應(yīng)的時鐘信號總線2電性連接。 每個GOA單元1的低電壓信號輸入端Vss都連接有Vss連接線5，各Vss連接線5通過過孔 6與Vss總線4電性連接。從圖1中可以看出，時鐘信號總線2與時鐘信號連接線3存在很多交疊區(qū)域7(圖中的橢圓圈所示)。而所述交疊區(qū)域7在GOA時鐘信號驅(qū)動和GOA單元1工作時，會產(chǎn)生交疊電容。交疊電容的存在會帶來如下問題會額外增加時鐘信號總線2的負(fù)載，從而增加GOA電路的功耗；會使得時鐘信號總線2上的時鐘信號產(chǎn)生信號的延遲，導(dǎo)致像素的充電時間減少，使得像素的充電率降低，嚴(yán)重時會造成顯示異常。基于此，本實用新型實施例通過減少交疊區(qū)域的數(shù)量來克服上述問題。具體地，是將所有驅(qū)動信號連接線均通過過孔與驅(qū)動信號總線電性連接的方式修改為部分驅(qū)動信號連接線通過過孔與驅(qū)動信號總線電性連接，剩余的驅(qū)動信號連接線通過過孔與電性連接到驅(qū)動信號總線的驅(qū)動信號連接線電性連接。在本實用新型實施例中，驅(qū)動信號總線包括時鐘信號總線和Vss總線，相應(yīng)地，驅(qū)動信號連接線包括時鐘信號連接線和Vss連接線。以下給出三個具體實施例。實施例一圖2為本實用新型實施例一的GOA電路的結(jié)構(gòu)示意圖。參照圖2，所述GOA電路具有多個GOA單元1、多條時鐘信號總線2、多條時鐘信號連接線3、一條低電壓信號Vss總線4和多條Vss連接線5，每個GOA單元1具有一正相時鐘信號輸入端CLK、一反相時鐘信號輸入端CLKB和一低電壓信號輸入端Vss。GOA電路一般采用多時鐘(clock)信號驅(qū)動，圖2中顯示的為如lock信號驅(qū)動，相應(yīng)地，其具有4條時鐘信號總線(CLKa、CLKb、CLKc和CLKd)。時鐘信號總線2和Vss總線4 一般形成在柵金屬層上，時鐘信號連接線3和Vss連接線5 —般形成在源漏金屬層上。每個GOA單元1的正相時鐘信號輸入端CLK和反相時鐘信號輸入端CLKB都分別連接有時鐘信號連接線3，每個GOA單元1的低電壓信號輸入端Vss都連接有Vss連接線5，各Vss連接線5通過過孔6與Vss總線4電性連接。圖2中共示出了 4個GOA單元，分別為GOA單元[n]、GOA單元[n+1]、GOA單元 [η+2]和GOA單元[η+3]，各GOA單元的時鐘信號連接線的具體連接方式如下GOA單元[η]的正相時鐘信號輸入端CLKl的時鐘信號連接線通過過孔與時鐘信號總線CLKa電性連接，GOA單元[η]的反相時鐘信號輸入端CLKBl的時鐘信號連接線通過過孔與時鐘信號總線CLKc電性連接；GOA單元[η+2]的正相時鐘信號輸入端CLK3的時鐘信號連接線通過過孔與GOA單元[η]的反相時鐘信號輸入端CLKBl的時鐘信號連接線電性連接，GOA單元[η+2]的反相時鐘信號輸入端CLKB3的時鐘信號連接線通過過孔與GOA單元[η]的正相時鐘信號輸入端 CLKl的時鐘信號連接線電性連接；GOA單元[η+1]的正相時鐘信號輸入端CLK2的時鐘信號連接線通過過孔與時鐘信號總線CLKb電性連接，GOA單元[η+1]的反相時鐘信號輸入端CLKB2的時鐘信號連接線通過過孔與時鐘信號總線CLKd電性連接；GOA單元[η+3]的正相時鐘信號輸入端CLK4的時鐘信號連接線通過過孔與GOA單元[η+1]的反相時鐘信號輸入端CLKB2的時鐘信號連接線電性連接，GOA單元[η+3]的反相時鐘信號輸入端CLKB4的時鐘信號連接線通過過孔與GOA單元[η+1]的正相時鐘信號輸入端CLK2的時鐘信號連接線電性連接。完成上述連接方式的具體工藝流程如下首先形成GOA電路的時鐘信號總線，即在基板(例如Glass)上面形成fete層圖案；然后形成到GOA單元的時鐘信號連接線，即形成Active和SD層圖案；最后按照上述連接方式形成時鐘信號總線與時鐘信號連接線之間、時鐘信號連接線與時鐘信號連接線之間的過孔連接，即在鈍化層(PVX)形成過孔，并通過過孔用透明電極層，如ITO層將相應(yīng)的時鐘信號總線與時鐘信號連接線、時鐘信號連接線與時鐘信號連接線進(jìn)行電性連接。實施例二圖3為本實用新型實施例二的GOA電路的結(jié)構(gòu)示意圖。參照圖2，所述GOA電路具有多個GOA單元1、多條時鐘信號總線2、多條時鐘信號連接線3、一條低電壓信號Vss總線4和多條Vss連接線5，每個GOA單元1具有一正相時鐘信號輸入端CLK、一反相時鐘信號輸入端CLKB和一低電壓信號輸入端Vss。GOA電路一般采用多時鐘(clock)信號驅(qū)動，圖3中顯示的為如lock信號驅(qū)動，相應(yīng)地，其具有4條時鐘信號總線(CLKa、CLKb、CLKc和CLKd)。時鐘信號總線2和Vss總線4 一般形成在柵金屬層上，時鐘信號連接線3和Vss連接線5 —般形成在源漏金屬層上。每個GOA單元1的正相時鐘信號輸入端CLK和反相時鐘信號輸入端CLKB都分別連接有時鐘信號連接線3，每個GOA單元1的低電壓信號輸入端Vss都連接有Vss連接線5，各Vss連接線5通過過孔6與Vss總線4電性連接。圖3中共示出了 4個GOA單元，分別為GOA單元[n]、GOA單元[n+1]、GOA單元 [η+2]和GOA單元[η+3]，各GOA單元的時鐘信號連接線的具體連接方式如下GOA單元[η]的正相時鐘信號輸入端CLKl的時鐘信號連接線通過過孔與時鐘信號總線CLKa電性連接，GOA單元[η+2]的反相時鐘信號輸入端CLKB3的時鐘信號連接線通過過孔與GOA單元[η]的正相時鐘信號輸入端CLKl的時鐘信號連接線電性連接；GOA單元[η+2]的正相時鐘信號輸入端CLK3的時鐘信號連接線通過過孔與時鐘信號總線CLKc電性連接，GOA單元[η]的反相時鐘信號輸入端CLKBl的時鐘信號連接線通過過孔與GOA單元[η+2]的正相時鐘信號輸入端CLK3的時鐘信號連接線電性連接；GOA單元[η+1]的正相時鐘信號輸入端CLK2的時鐘信號連接線通過過孔與時鐘信號總線CLKb電性連接，GOA單元[η+3]的反相時鐘信號輸入端CLKB4的時鐘信號連接線通過過孔與GOA單元[η+1]的正相時鐘信號輸入端CLK2的時鐘信號連接線電性連接；[0061]GOA單元[n+3]的正相時鐘信號輸入端CLK4的時鐘信號連接線通過過孔與時鐘信號總線CLKd電性連接，GOA單元[n+1]的反相時鐘信號輸入端CLKB2的時鐘信號連接線通過過孔與GOA單元[n+3]的正相時鐘信號輸入端CLK4的時鐘信號連接線電性連接。完成上述連接方式的具體工藝流程請參見實施例一。實施例三圖4為本實用新型實施例一的GOA電路的結(jié)構(gòu)示意圖。參照圖4，所述GOA電路具有多個GOA單元1、多條時鐘信號總線2、多條時鐘信號連接線3、一條低電壓信號Vss總線4和多條Vss連接線5，每個GOA單元1具有一正相時鐘信號輸入端CLK、一反相時鐘信號輸入端CLKB和一低電壓信號輸入端Vss。GOA電路一般采用多時鐘(clock)信號驅(qū)動，圖4中顯示的為klock信號驅(qū)動， 相應(yīng)地，其具有4條時鐘信號總線(CLKa、CLKb, CLKc和CLKd)。時鐘信號總線2和Vss總線4 一般形成在柵金屬層上，時鐘信號連接線3和Vss連接線5 —般形成在源漏金屬層上。 每個GOA單元1的正相時鐘信號輸入端CLK和反相時鐘信號輸入端CLKB都分別連接有時鐘信號連接線3，每個GOA單元1的低電壓信號輸入端Vss都連接有Vss連接線5。圖4中共示出了 4個GOA單元，分別為GOA單元[n]、GOA單元[n+1]、GOA單元 [n+2]和GOA單元[n+3]，與實施例一不同之處在于Vss連接線與Vss總線的連接方式不同， 具體為GOA單元[η]的Vss連接線通過過孔與Vss總線電性連接，GOA單元[n+1]的Vss 連接線通過過孔與GOA單元[η]的Vss連接線電性連接，GOA單元[n+2]的Vss連接線通過過孔與GOA單元[n+1]的Vss連接線電性連接，GOA單元[n+3]的Vss連接線通過過孔與GOA單元[n+2]的Vss連接線電性連接。其中，各GOA單元的時鐘信號連接線可以采用如下的連接方式GOA單元[η]的正相時鐘信號輸入端CLKl的時鐘信號連接線通過過孔與時鐘信號總線CLKa電性連接，GOA單元[η]的反相時鐘信號輸入端CLKBl的時鐘信號連接線通過過孔與時鐘信號總線CLKc電性連接；GOA單元[n+2]的正相時鐘信號輸入端CLK3的時鐘信號連接線通過過孔與GOA單元[η]的反相時鐘信號輸入端CLKBl的時鐘信號連接線電性連接，GOA單元[n+2]的反相時鐘信號輸入端CLKB3的時鐘信號連接線通過過孔與GOA單元[η]的正相時鐘信號輸入端 CLKl的時鐘信號連接線電性連接；GOA單元[n+1]的正相時鐘信號輸入端CLK2的時鐘信號連接線通過過孔與時鐘信號總線CLKb電性連接，GOA單元[n+1]的反相時鐘信號輸入端CLKB2的時鐘信號連接線通過過孔與時鐘信號總線CLKd電性連接；GOA單元[n+3]的正相時鐘信號輸入端CLK4的時鐘信號連接線通過過孔與GOA單元[n+1]的反相時鐘信號輸入端CLKB2的時鐘信號連接線電性連接，GOA單元[n+3]的反相時鐘信號輸入端CLKB4的時鐘信號連接線通過過孔與GOA單元[n+1]的正相時鐘信號輸入端CLK2的時鐘信號連接線電性連接。完成上述連接方式的具體工藝流程請參見實施例一。將圖2-4與圖1進(jìn)行對比可以看出，本實用新型實施例的技術(shù)方案減少了時鐘信號總線與時鐘信號連接線之間的交疊區(qū)域的數(shù)量。一般來說，驅(qū)動信號總線的寬度在幾百微米的量級，而驅(qū)動信號連接線的寬度在10微米的量級上。因此，通過減少驅(qū)動信號總線與驅(qū)動連接線之間的交疊區(qū)域的數(shù)量，更多采用驅(qū)動信號連接線與驅(qū)動信號連接線之間的交疊，能夠減少交疊區(qū)域的總面積。交疊區(qū)域的總面積減少后，交疊電容也隨之減少，交疊電容的減少一方面能夠降低GOA電路以及液晶面板的邏輯功耗，另一方面還可以減小GOA 時鐘信號的延遲。需要說明的是，本實用新型的實施例是以klock信號驅(qū)動為基準(zhǔn)進(jìn)行的說明，所以采用了 4個GOA單元為最小重復(fù)單元，但是，這并不是說只能采用4個GOA單元為最小重復(fù)單元，按照本實用新型實施例的思路，還可以根據(jù)實際需要選擇不同的GOA重復(fù)單元個數(shù)。并且，隨著雙柵/三柵(Dual-Gate/Triple-Gate)像素設(shè)計的逐漸普及化，GOA驅(qū)動正向著更多的時鐘信號驅(qū)動方式發(fā)展。顯然，時鐘信號越多，圖1中的交疊區(qū)域的數(shù)目就越多，采用本實用新型實施例的技術(shù)方案后，對交疊區(qū)域的數(shù)目減少的也就越多，從而對液晶面板的邏輯功耗的改善也更加明顯。最后還應(yīng)當(dāng)說明的是，以上實施例僅用以說明本實用新型的技術(shù)方案而非限制， 本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解，可以對本實用新型的技術(shù)方案進(jìn)行修改或者等同替換， 而不脫離本實用新型技術(shù)方案的精神范圍，其均應(yīng)涵蓋在本實用新型的權(quán)利要求范圍當(dāng)中。
權(quán)利要求1.一種陣列基板行驅(qū)動GOA電路，具有多個GOA單元、多條驅(qū)動信號總線和多條驅(qū)動信號連接線，其特征在于多個GOA單元中的第一 GOA單元的一輸入端連接有第一驅(qū)動信號連接線，所述第一驅(qū)動信號連接線通過過孔與第一驅(qū)動信號總線電性連接，且所述第一驅(qū)動信號連接線跨過至少一條驅(qū)動信號總線；多個GOA單元中的第二 GOA單元的一輸入端連接有第二驅(qū)動信號連接線，所述第二驅(qū)動信號連接線通過過孔與所述第一驅(qū)動信號連接線電性連接。
2.如權(quán)利要求1所述的GOA電路，其特征在于，所述多條驅(qū)動信號總線中包括多條時鐘信號總線，所述多條驅(qū)動信號連接線中包括多條時鐘信號連接線，每個GOA單元具有正相時鐘信號輸入端和反相時鐘信號輸入端；所述第一 GOA單元的正相時鐘信號輸入端連接有第一時鐘信號連接線，所述第一時鐘信號連接線通過過孔與第一時鐘信號總線電性連接；所述第二 GOA單元的反相時鐘信號輸入端連接有第二時鐘信號連接線，所述第二時鐘信號連接線通過過孔與所述第一時鐘信號連接線電性連接。
3.如權(quán)利要求2所述的GOA電路，其特征在于所述第一 GOA單元的反相時鐘信號輸入端連接有第三時鐘信號連接線，所述第三時鐘信號連接線通過過孔與第二時鐘信號總線電性連接；所述第二 GOA單元的正相時鐘信號輸入端連接有第四時鐘信號連接線，所述第四時鐘信號連接線通過過孔與所述第三時鐘信號連接線電性連接。
4.如權(quán)利要求2所述的GOA電路，其特征在于所述第二 GOA單元的正相時鐘信號輸入端連接有第四時鐘信號連接線，所述第四時鐘信號連接線通過過孔與第二時鐘信號總線電性連接；所述第一 GOA單元的反相時鐘信號輸入端連接有第三時鐘信號連接線，所述第三時鐘信號連接線通過過孔與所述第四時鐘信號連接線電性連接。
5.如權(quán)利要求1所述的GOA電路，其特征在于，所述多條驅(qū)動信號總線中包括一條低電壓信號Vss總線，每個GOA單元具有Vss輸入端；所述第一 GOA單元的Vss輸入端連接有第一 Vss連接線，所述第二 GOA單元的Vss輸入端連接有第二 Vss連接線；所述第一 Vss連接線與所述第二 Vss連接線中的一個通過過孔與所述Vss總線電性連接；所述第一 Vss連接線與所述第二 Vss連接線之間通過過孔電性連接。
6.如權(quán)利要求1至5中任一項所述的GOA電路，其特征在于所述驅(qū)動信號總線形成在柵金屬層，所述驅(qū)動信號連接線形成在源漏金屬層，所述過孔形成在鈍化層。
7.—種陣列基板，其特征在于，具有如權(quán)利要求1至6中任一項所述的GOA電路。
8.一種液晶顯示裝置，其特征在于，具有如權(quán)利要求7所述的陣列基板。
專利摘要本實用新型提供一種陣列基板行驅(qū)動電路、陣列基板及液晶顯示裝置。陣列基板行驅(qū)動GOA電路具有多個GOA單元、多條驅(qū)動信號總線和多條驅(qū)動信號連接線，其中多個GOA單元中的第一GOA單元的一輸入端連接有第一驅(qū)動信號連接線，所述第一驅(qū)動信號連接線通過過孔與第一驅(qū)動信號總線電性連接，且所述第一驅(qū)動信號連接線跨過至少一條驅(qū)動信號總線；多個GOA單元中的第二GOA單元的一輸入端連接有第二驅(qū)動信號連接線，所述第二驅(qū)動信號連接線通過過孔與所述第一驅(qū)動信號連接線電性連接。本實用新型能夠降低液晶面板的邏輯功耗。
文檔編號G02F1/133GK201984789SQ20112011583
公開日2011年9月21日 申請日期2011年4月19日 優(yōu)先權(quán)日2011年4月19日
發(fā)明者呂敬, 孫濤, 彭寬軍 申請人:京東方科技集團(tuán)股份有限公司