專利名稱：一種用電流差值來檢測互連線全開路缺陷的方法
技術領域：
本發明屬于集成電路領域，涉及ー種用電流差值來檢測互連線全開路缺陷的方法，尤其是ー種集成電路的可測性設計、集成電路測試、以及集成電路的失效響應分析方法。
背景技術：
針對發生在金屬互連線上的完全開路的缺陷(即互連線全開路缺陷)現有的測試技術具有以下兩個共同點(1)現有的技術都是以測量開路點電壓的方式來檢測互連線全開路缺陷。(2)現有技術認為開路點的電壓是恒定值采用靜態的固定電壓型的故障模型，包括單固定型故障模型(single stuck-at fault model)、和多次固定型故障模型(N-detection stuck-at fault model)。也就是說沒有考慮到在深亞微米的エ藝下，由于相鄰信號線之間耦合電容的影響作用很大，互連線全開路缺陷處的電壓會隨著它周圍信號線邏輯狀態的變化而發生改變。而開路點電壓發生改變，就會使得電流也發生變化。不同于測電壓，Iddq測試是基于測試靜態漏電流來檢測集成電路中的缺陷。每ー個Iddq測試首先要施加對應的測試向量；等待一段時間當測試向量造成的電路狀態切換結束后，檢查Iddq電流是否超過閾值范圍。無缺陷電路的Iddq值就是閾值范圍的基礎值。在エ藝特征尺寸為130納米及以上的較大尺寸時，這個無缺陷的Iddq靜態漏電流基礎值很小。而對于存在缺陷的電路，在電路狀態切換結束后，Iddq值仍然較高，超過閾值。自動測試設備(ATE)在電路的電源線Vdd端、或者地線Vss端測量Iddq電流。在深亞微米エ藝下，在發生互連線全開路缺陷的地方，在耦合電容的作用下，開路金屬線所驅動的晶體管柵極電壓會隨著相鄰信號線邏輯狀態的變化而相應改變，柵極電壓的改變又使得晶體管靜態漏電流也發生改變。所以從原理上來說，Iddq測試可以檢測出互連線全開路缺陷。但是，當深亞微米エ藝下，使用単一漏電流Iddq測試又會出現問題。由于深亞微米亞閾值傳導效應會使得每個晶體管的Iddq電流増大。而且隨著芯片集成規模的増大，晶體管數量增多到超過50 100百萬晶體管級別，芯片總Iddq電流増大到幾百毫安(mA)的數量級。在如此大的芯片總靜態漏電流閾值的情境下，使得用單ー靜態漏電流區分有缺陷電路與無缺陷電路變得非常困難。

發明內容
本發明的目的在于克服上述現有技術的缺點，提供ー種用電流差值來檢測互連線全開路缺陷的方法，即用測量電流差值的方法來檢測在深亞微米エ藝下芯片中是否存在的互連線全開路缺陷。本發明所要達到的目的是通過以下技術方案來實現一種用電流差值來檢測互連線全開路缺陷的方法，包括以下步驟(I)首先針對疑似存在開路缺陷的金屬線，從芯片版圖上獲取有哪些信號線與該開路缺陷候選點物理位置緊密相鄰的信息，基于該信息生成兩個特意形式的測試圖樣；(2)順序地加載兩個測試圖樣；(3)ATE設備在第二個測試圖樣加載之后的兩個規定的時間進行電流測量，若兩次測量的電流差值大于幾個微安，則可以判斷發生了互連線全開路缺陷；(4) ATE設備在加載兩個測試圖樣的整個過程，都利用示波器觀察電流變化，若電流值發生“高”-〉“低”-〉“高”的變化，且電流最小值和穩定后的最大值之差為若干微安數量級，這樣也可以判斷發生了互連線全開路缺陷。所述步驟(I)是在集成電路設計階段，針對發生開路缺陷可能性高的開路缺陷候選點，從芯片版圖上獲取有哪些其它信號線與該開路缺陷候選點物理位置緊密相鄰的信息；基于這些信息，在集成電路設計階段，在可測性設計的測試向量生成吋，DFT工程師對自動測試向量生成的工具設置約束條件，針對某個開路缺陷候選點，生成兩個特意的測試圖樣；這兩個測試圖樣為第一個測試圖樣使得驅動開路候選點的電壓和它周圍緊鄰信號線的電壓都為低電平邏輯“0”;第二個測試圖樣使得驅動開路候選點的電壓仍舊為“0”，而它周圍緊鄰信號線的電壓都變為高電平邏輯“ I ”。所述步驟⑵是在集成電路的測試階段，ATE設備加載第一個測試圖樣；在第一個 測試圖樣加載了 6毫秒之后，ATE設備加載第二個測試圖樣；在該開路缺陷候選點物理位置接近的電源Vdd線或地Vss線上進行電流測試的準備。所述步驟(3)是在集成電路的測試階段，在ATE設備加載第二個測試圖樣之后的兩個時間進行電流值的采樣第一次電流測試的采樣時間為加載第二個測試圖樣之后200微秒之內，第二次電流測試的采樣時間為加載第二個測試圖樣之后6毫秒之后；對兩次電流測量的電流差值進行分析兩次電流測試值之差大于若干微安的數量級，就可判斷該開路缺陷候選點真正發生了互連線全開路缺陷。所述步驟(4)直接應用在所述步驟(2)之后，所述步驟(4)是在集成電路測試的失效響應分析階段，按照步驟(2)的方式順序加載兩個測試圖樣，ATE設備在加載兩個測試圖樣的整個過程，都利用示波器觀察電流變化，若電流并非穩定不變，而是發生“高”-〉“低”-〉“高”的變化，且電流最小值和穩定的最大值之差為若干微安數量級，這樣也可以判斷發生互連線全開路缺陷。上面提出的技術方案有兩種實施的方式方式(一)從所述步驟(I)到步驟(2)到步驟(3)。該方式在集成電路的測試過程中就可以判斷是否發生互連線全開路缺陷，方式(一)是本專利最主要的應用方式。方式(ニ)從所述步驟⑴到步驟⑵到步驟(4)，方式(ニ)的應用情境是在集成電路的測試過程未采用方式(一)的電流差值測量方法，但是通過其它測試發現該電路存在缺陷，但無法確定缺陷類型，此時即采用方式(ニ)進行失效響應分析，就可以判斷該缺陷是否為互連線全開路缺陷。本發明重點考慮深亞微米エ藝下耦合電容對互連線全開路缺陷的影響，以測量兩個時間點電流差值的方式來檢測互連線全開路缺陷。具有以下優點(I)測試的準確性高。與傳統以固定電壓型的靜態故障模型檢測開路缺陷相比較，本發明以耦合電容的影響為核心，考慮到開路點非固定的電學特性之動態變化特點，因此更加準確。(2)電流差值測試分辨率高。本發明測量的是電流，不是電壓。而且判斷是否存在互連線全開路缺陷判據不是單ー電流Iddq，而是電流差值Al。在深亞微米エ藝下芯片總的Iddq相當大，也是說整個背景靜態漏電流相當大。令“(Iddq) g。。/’表示無缺陷芯片總靜態漏電流。如果芯片出現了ー個互連線全開路缺陷，令“(Iddq)_ノ’表示有一個缺陷的芯片的總靜態漏電流。傳統單一 Iddq測試就是測這兩個Iddq的差值，即(Iddq) defert與(Iddq) gOTd的差值。在深亞微米エ藝下，這兩個Iddq都較大，但是這兩個Iddq的差值非常小。ATE設備很難測出。
與上面単一 Iddq測試方法不同，本發明提出的電流差值方案所測量的是如果芯片出現了一個互連線全開路缺陷，仍舊令“(Iddq)吣。t”表示有一個缺陷的芯片的總靜態漏電流。定義U(Itansirent)deftrt"表示加載本發明第二個測試圖樣后的動態電流的最小值。本發明所指的電流差值，是測量這個有缺陷芯片本身的靜態漏電流與特定動態電流之差，即
(Itransicent) defect ^DDQ^ defect
的差值，這個差值就是公式(2)中的Al。該差值較大，為可觀測的若干微安數量級，遠遠大于上面兩個Iddq的差值。并且本發明所指的這個差值Al的大小與芯片總的Iddq的大小沒有關系。(3)可實現性強。兩次測量電流之間的時間差大于若干毫秒(mS)，滿足ATE設備電流測試的建立時間(Settle Time)的要求。本發明的所指的電流差值A I大于若干微安(uA)，滿足ATE設備電流測試分辨率的要求。因此，本發明提出的方法完全具備測試的可實現性。(4)無需提取電容。雖然耦合電容會影響電流的變化，但是本發明提出的方法不需要提取耦合電容的具體值。


圖I互連線全開路缺陷版圖剖面圖；圖2互連線全開路缺陷的電容與電流模型圖；圖3靜態工作點電壓圖；圖4靜態工作點靜態漏電流圖；圖5. I加載第二個測試圖樣之后200微秒內的動態電流圖；圖5. 2加載第二個測試圖樣之后800微秒內的動態電流圖；圖5. 3加載第二個測試圖樣之后6毫秒內動態電流轉變為靜態電流圖。
具體實施例方式本發明首先提出了深亞微米互連線全開路缺陷的電容與電流模型，再基于該電容和電流模型為互連線全開路缺陷進行SPICE晶體管仿真。在分析仿真結果后推出以電流差值來測量互連線全開路缺陷的具體方案步驟。一.本發明的原理下面結合附圖對本發明做進ー步詳細描述本發明用測量電流的方式來檢測互連線全開路缺陷。但是本發明并不僅僅利用Iddq靜態漏電流，所提出的電流差值的定義也不是指兩個靜態漏電流之間的差值，而是指動態充放電電流和靜態漏電流之間的差值。下面對本發明的基本原理進行介紹。在集成電路設計的版圖中，發生開路缺陷金屬線一定和一些其它信號線物理位置緊密相鄰。在深亞微米エ藝下，與信號對“地”(這里的“地”指Vss，或者P型襯底)的本征電容相比，這些相鄰信號線與開路金屬線之間耦合電容不但不可以被近似地忽略，而且對開路缺陷點的電學特性有很大的影響。開路缺陷的版圖剖面圖如圖I所示，開路缺陷NET4與位于相同繞行層和不同繞線層的相鄰信號線之間都存在稱合電容。由于稱合電容的感應，會使得相鄰信號線的邏輯狀態發生跳變時，開路缺陷處的電壓也會發生相應的變化，那么開路金屬線所驅動的晶體管的柵極電壓也發生變化，柵極電壓的改變又帶來了晶體管電流的變化。本發明中所指的電流差值就是特指開路金屬線所驅動的晶體管在兩個測試時間點上電流的差值。前一個時間點測的電流是晶體管的動態充放電電流(實際是動態電流的最小值)，后一個時間點測的電流是晶體管又回到穩定狀態后的靜態漏電流。本發明測量電流差值需要兩 個測試圖樣(Test Pattern)，定義第一個測試圖樣的標號為[i_l]，第二個測試圖樣的標號為[i]。即TeSt_Pattern[i-l]表示第一個測試圖樣，Test_Pattern[i]表示第二個測試圖樣。對于圖I中的耦合情況，有8根信號線與開路金屬線在版圖上緊密相鄰，它們之間有耦合電容，所以此時每個測試圖樣中均包含8+1 = 9位測試向量(Test Vector)。9位測試向量從右邊的最低位到左邊的最高位分別表征圖I中NETO到NET8的9根相鄰信號線上的電壓邏輯值。在第一個測試圖樣(Test_Pattern[i-l])中，令全部的9位測試向量都是低電平“0”:TeSt_Pattern[i-l] =“000000000”。即第一個測試圖樣，開路金屬線的驅動端和它相鄰的信號線的電壓都被賦值為低電平“O”。在第二個測試圖樣中(Test_Pattern[i])，僅僅開路金屬線的驅動端仍舊保持低電平“0”不變，而其它8根與之相鄰的金屬線跳變為高電平“I” Test_Pattern[i] = “111101111，，。開路缺陷的金屬線NET4的驅動端電壓在兩個連續測試圖樣中持續地保持低電平“O”。如果沒有耦合電容的影響(或者說在大于等于130納米的非深亞微米エ藝下耦合電容影響仍舊很小的時候)，開路缺陷處的電壓在這兩個測試圖樣加載的整個過程中都應該始終保持不變，即保持為靜態電壓值。假若開路金屬線上的電壓不變化，該金屬所驅動的晶體管的柵極電壓也就始終不變。那么對于開路金屬所連接的負載晶體管，在兩個測試圖樣加載的整個過程中，流過它的電流也應該不變，并且該電流應該僅為靜態漏電流IDDQ。公式(I)是忽略耦合電容影響的晶體管靜態漏電流特性。Itotal = Iddq [i] = Iddq [卜 I](I)但是在深亞微米(小于130納米)エ藝中，耦合電容的影響不但不再能被忽略，而且相對于本征電容，稱合電容的影響很大。那么在連續加載Test_Pattern[i_l]和Test_Pattern[i]這兩個測試圖樣的過程中，雖然測試設備(ATE)賦值給開路金屬開路位置前端驅動端的測試電壓保持不變，但由于發生了互連線全開路缺陷，金屬線在物理上完全斷開，開路浮空端(指開路位置的后端，也就是連接下一級晶體管的開路金屬端)的電壓不再受ATE賦值電壓的作用，而會隨著相鄰信號線同時由低電平向高電平跳變的影響，開路缺陷處電壓會發生對應的高跳變。這個由于電容耦合效應感應產生的高電壓，在保持一段時間后，又會逐漸回歸到之前的靜態電壓。同樣對應著開路金屬上和開路金屬所驅動晶體管柵極上的電壓由非穩定到穩定的變化過程，加載第二個測試圖樣Test_Pattern[i]之后，流過該晶體管的電流也相應地經過ー個由動態電流充放電慢慢會回歸到靜態漏電流的過程。本發明的核心所要測的電流差值就是對應從加載第二個測試圖樣Test_Pattern[i]之后，晶體管電壓電流發生變化直至再次回復到穩定的整個時間區間，動態電流的最小值和靜態漏電流之差的絕對值，用下面的公式(2)來表達。
A I[i] = I Itransient [i]-Iddq [i](2)公式⑵中，AI[i]就是所要測量的電流差值(在本發明中也簡寫為Al)。!transient [i]表示加載第二個測試圖樣Test_Pattern[i]之后的動態電流最小值；IDDQ[i]表示加載第二個測試圖樣Test_Pattern[i]后，完成動態充放電，晶體管重新回到穩定狀態的靜態漏電流。ニ.本發明提出的深亞微米互連線全開路缺陷的電容與電流模型圖2是本發明提出的深亞微米互連線全開路缺陷的電容與電流模型圖。I.影響互連線全開路缺陷的電容(對圖2中電容的說明)ト⑴開路缺陷的金屬線與相鄰金屬線之間的耦合電容，包括電容Cl f :表示某一時刻邏輯值從低電平跳變為高電平的非電源信號線與開路金屬線之間的耦合電容；電容Ctl f :表示該時刻邏輯值從高電平跳變為低電平的非電源信號線與開路金屬線之間的耦合電容；電容Cvdd f :表示開路金屬線與相鄰電源線Vdd間的耦合電容；電容Cvss f :表示開路金屬線與相鄰地線Vss間的耦合電容。——相鄰金屬線與開路金屬線之間的耦合電容的大小、以及相鄰信號線本身邏輯狀態的變化對開路點的電壓和電流的變化特性起著最重要的、決定性的影響。
(2)圖2中虛線右邊的電容表示開路金屬線所驅動負載門電路的內部柵等效電容，包括電容Cgs(p) =PMOS管柵與襯底間的電容；電容Cgd(p) =PMOS管柵與漏端的電容；電容Cgs(n) =NMOS管柵與P阱的電容；電容Cgd(n) =NMOS管柵與漏端的電容。——晶體管內部柵等效電容的具體值通過SPICE模型計算得出。ト(3)電壓“Vsurf”和電容“Csurf”:“surf”是芯片表面特性效應(The ChipSurface effect)的縮寫。芯片表面特性效應是指芯片整個電源網絡上的電源電壓降效應(IR-Drop)和芯片表面的電阻電容特性對于開路缺陷點的影響。還包括芯片制造過程中在開路金屬線上累積的電荷對開路點的影響。——本發明用晶體管的靜態工作點電壓和靜態工作點電流表征電荷累積效應的影響。雖然相鄰金屬線與開路金屬線之間的存在耦合電容是深亞微米エ藝下開路點電學特性的最重要的影響因素。但是本發明所提出的基于電流差值的測試方法并不需要提取具體的耦合電容值。這也是本發明的優點之一。2.互連線全開路缺陷所驅動的晶體管電流模型(對圖2中電流的說明)圖2模型中的電流可分為兩大類ト⑴晶體管的溝道電流Id-a- =PMOS管的溝道電流Ids(p):從電源線Vdd (即PMOS管的源端)，流過PMOS管的溝道，流向PMOS管的漏端的電流；-b- =NMOS管的溝道電流Ids(n):從NMOS管的漏端，流過NMOS管的溝道，流向NMOS管的源端(即地線Vss)的電流。在本發明提出的電流模型中，PMOS管和NMOS管的溝道電流的大小相等，如公式
(3)所示Id = Ids(p) = Ids(n)(3)在本發明公式⑵電流差值的定義中，所需要測量兩個電流動態電流Itransimt[i]和靜態漏電流IDDQ[i]也都是指晶體管的溝道電流。ATE測試動態電流Itransimt [i]和靜態漏電流IDDQ[i]的測試物理位置是相同的都是測量從Vdd線上流出的電流，經過PMOS管的溝道，再經過NMOS管的溝道，流入Vss地線的電流。ト(2)晶體管的柵電流IgJANMOS管柵極和PMOS管柵極流入/流出的總柵極電流。如圖2所不，柵極電流包括-a- Igs(p):從電源線Vdd(即PMOS的源端)流向PMOS管柵極的電流。-b- Igs(n):從NMOS管的柵極流向地線Vss (即NMOS源端)的電流。-C- =Idg :在PMOS、NMOS管的漏端和這兩個晶體管柵極之間流動的漏柵電流之和。總的柵極電流Ig由這三部分電流共同組成。(I)當晶體管漏端的電壓高于柵極電壓吋，Ig由公式(4. I)表示Ig = IgS(p)+Idg_IgS(n)(I. I)(2)當晶體管漏端的電壓低于柵極電壓吋，Ig由公式(4. 2)表示Ig = Igs(p)-Idg-Igs(n)(4. 2)本發明測量的電流差值是溝道電流Id在不同時間點的差值，不需要測量柵極電流Ig0但是本發明提出的電流模型包括柵極電流是因為柵極電流起到重要作用首先在真正的靜態情況下，晶體管柵極電壓是靜態工作電壓，溝道電流Id和柵極電流Ig都是穩定的靜態漏電流。在本發明加載第一個測試圖樣并等待晶體管結束翻轉后，就達到這樣的真正靜態。此時再加載第二個測試圖樣，開路金屬線上會隨著相鄰信號線的跳變和耦合電容的影響感應出高電平，開路金屬所連接晶體管的柵極也是同樣的高電平。這個感應出的高電平會保持一段時間。但是正是由于有柵極電流Ig的存在，隨著柵極電流Ig泄放到地端(Vss)和晶體管漏端，柵極上的高電壓也會慢慢降低，最終又回歸到了原來的靜態工作點電壓。本專利兩次均測量溝道電流Id，并且兩次測量都是在第二個測試圖樣加載之后。第一個測量時間點是柵極感應出高電壓時的溝道動態電流為最小值的區間，這時測量公式(2)中的Itransimt[i]。第二個測量時間點是柵極恢復到靜態工作電壓時的溝道靜態漏電流，這時測量公式⑵中的IDDQ[i]。電流測試的具體時間和電流差的準確值在“晶體管電流仿真結果”，和“本發明所提出方法的實踐步驟”中進行更詳細地說明。三.晶體管電流仿真結果本發明基于臺積電(TSMC)40納米數字CMOSエ藝進行晶體管級電路仿真。本發明中所有SPICE結果都是基于這樣的電路結構開路金屬線驅動一個反相器的柵極。圖3、圖、4、圖5. I、圖5. 2、以及圖5. 3均顯示的是該反相器中NMOS晶體管電壓、電流特性的SPICE
仿真結果。I.靜態工作點電壓和靜態溝道漏電流(加載第一個測試圖樣并達到穩定后的電學特性)圖3是NMOS管靜態工作點的電壓圖，也就是開路缺陷處的靜態工作點電壓圖。圖3中的兩條曲線分別代表電壓初始值為高電平和低電平的電壓特性曲線。從仿真結果可以看出靜態工作點電壓與電壓初始狀態無關。無論開路缺陷處的初始狀態是低電平(邏輯值為0，電壓值為0V)、還是高電平(邏輯值為1，電壓值為I. 2V)，經過6毫秒(mS)左右的時間，由于晶體管柵極電流Ig的充放電，晶體管的柵極電壓都會回到穩定的靜態工作點電壓。如圖3標注的，開路缺陷處的靜態工作點電壓(即晶體管的柵極電壓)值為559. 73毫伏(mV)。
圖4是NMOS管靜態溝道漏電流圖。圖4中的兩條曲線分別代表初始電壓為高電平和低電平的溝道電流Id特性曲線。同樣，從仿真結果可以看出NM0S管完成充放電之后的，本征溝道靜態漏電流的大小也與初始電壓狀態無關。無論開路缺陷處的初始狀態是低電平(邏輯值為0，電壓值為0V)、還是高電平(邏輯值為1，電壓值為I. 2V)，經過6毫秒(mS)左右的時間，當晶體管的柵極電壓回到穩定的靜態工作點電壓時，溝道Id也回歸為靜態漏電流，且保持不變。如圖4標注的，NMOS管的本征靜態溝道漏電流為6. 608微安(uA)。產生這個靜態漏電流的最主要原因是此時NMOS和PMOS都處于亞閾導通狀態的亞閾漏電流。2.動態電流(加載第二個測試圖樣后的電學特性)加載第二個測試圖樣之后，NMOS晶體管溝道電流I/變化的整個過程連續地顯示在圖5. I、圖5. 2和圖5. 3中。(I)圖5. I顯示的時間區間最短，著重顯示加載第二個測試圖樣后在200微秒(uS)的時間區間內，NMOS晶體管溝道動態電流的變化曲線。當加載第一個測試圖樣6毫秒之后，NMOS晶體管溝道Id為穩定大小為6. 608微安(uA)的靜態漏電流。但隨著加載第二個測試圖樣，NMOS晶體管溝道Id瞬間地減小到僅為15. 5皮安(PA)，這也是整個測試過程中溝道電流的最小值。Id值瞬間減小的原因是第二個測試圖樣開路金屬線周圍的信號線同時發生邏輯高跳變，在NMOS和PMOS管的柵極，也就是開路金屬線上，由于耦合電容的影響，感應至高電平。對PMOS管來說，相比較之前的亞閾導通狀態，此時其柵極和源端的電壓差進ー步減小，PMOS進入更深的斷開狀態，PMOS的亞閾漏電流很小，也就是說深斷開狀態下亞閾漏電流Ids(p)的最小值僅為15. 5皮安(pA)。從公式(3)可知，溝道動態漏電流的最小值也等于15. 5皮安(pA)。在這個最小值之后，溝道動態漏電流慢慢増大，在200微秒(uS)時也才剛達到346.8納安(nA)，仍舊非常小。從圖5. I還可以看出在小于200微秒(uS)的時間區間內，電流變化很緩慢。因此，本發明的第一次測電流時間為在施加第二個測試圖樣之后200微秒(uS)的時間區間內都可以。而此時測得的小動態電流就是公式⑵中的Itansi6nt[i]。(2)圖5. 2顯示的時間區間稍長ー些，著重顯示加載第二個測試圖樣后在800微秒(uS)的時間區間內，NMOS晶體管溝道動態電流的變化曲線。圖5. 2所顯示的時間包括圖5. I的變化區間。從圖5. 2可以看出溝道動態漏電流増大的速度變快，在800微秒(uS)時刻已經達到6. 47微安(uA)，幾乎已經達到本征靜態漏電流。不能在這個區間進行測量。
(3)圖5. 3是整體顯示從加載第二個測試圖樣到之后大于6毫秒(mS)的時間區間內，NMOS晶體管溝道電流從動態電流逐步轉化為靜態漏電流的整個過程。圖5. 3所顯示的時間包括圖5. I和圖5. 2的變化區間。在大于6毫秒(mS)之后，溝道電流重新恢復為靜態漏電流。本發明的第二次測電流時間在施加第二個測試圖樣6毫秒(mS)之后的時刻進行測量。而此時測得的靜態漏電流就是公式⑵中的IDDQ[i]。由SPICE仿真結果得出的結論本發明連續加載兩個特意的測試圖樣。如果在懷疑開路的金屬線上缺陷并沒有沒有真正出現，由于其上施加的測試向量始終為低電平“ 0”，所以它驅動的晶體管的電流在測試過程中保持穩定的靜態漏電流。那么兩次電流測量后得到的電流差值應該等于零，ATE設備認為非缺陷點兩次測量不存在電流差。但是如果懷疑開路的金屬線上確實發生了全開路缺陷，那么兩次電流測量后得到的電流差值應該是幾個微安(uA)。也就是說當電流差為若干微安(uA)數量級時，就說明 該金屬線上確實出現了互連線開路缺陷。ATE設備電流測量精度可以良好地分辨若干微安(uA)數量級的電流差值。而且，通過針對開路缺陷的SPICE晶體管仿真的結果可以得出關于本發明具有可實現性的結論(I)兩次測量電流之間的時間差大于若干毫秒(mS) JiiATE設備電流測試的建立時間(Settle Time)的要求。(2)公式⑵中的電流差值大于若干微安(uA)，滿足ATE設備電流測試分辨率的要求。因此，本發明提出的方法完全具備測試的可實現性。四.本發明所提出方法的實施步驟步驟(I):是在集成電路設計階段，針對發生開路缺陷可能性高的開路缺陷候選點，從芯片版圖上獲取有哪些其它信號線與該開路缺陷候選點物理位置緊密相鄰的信息；基于這些信息，在集成電路設計階段，在可測性設計的測試向量生成吋，DFT工程師對自動測試向量生成的工具設置約束條件，針對某個開路缺陷候選點，生成兩個特意的測試圖樣；這兩個測試圖樣為第一個測試圖樣使得驅動開路候選點的電壓和它周圍緊鄰信號線的電壓都為低電平邏輯“0”;第二個測試圖樣使得驅動開路候選點的電壓仍舊為“0”，而它周圍緊鄰信號線的電壓都變為高電平邏輯“ I ”。步驟(2):是在集成電路的測試階段，ATE設備加載第一個測試圖樣；在第一個測試圖樣加載了 6毫秒之后，ATE設備加載第二個測試圖樣；在該開路缺陷候選點物理位置接近的電源Vdd線或地Vss線上進行電流測試的準備。步驟⑶是在集成電路的測試階段，在ATE設備加載第二個測試圖樣之后的以下兩個時間進行電流值的采樣第一個電流測試米樣時間為加載第二個測試圖樣之后200微秒之內；第二個電流測試采樣時間為加載第二個測試圖樣之后6毫秒之后。然后，對兩次電流測量的電流差值進行分析兩次電流測試值之差大于若干微安的數量級，就可判斷該開路缺陷候選點真正發生了互連線全開路缺陷。另外還有ー種應用于失效響應分析步驟，與步驟(3)平行，本發明將其稱為步驟⑷。
步驟⑷直接應用步驟⑵之后，在集成電路測試的失效響應分析階段，ATE設備在加載兩個測試圖樣的整個過程，都利用示波器觀察電流變化，若電流并非穩定不變，而是發生“高”-〉“低”-〉“高”的變化，且電流最小值和穩定的最大值之差為若干微安數量級，這樣也可以判斷發生互連線全開路缺陷。本發明提出的實施步驟有兩種應用方式方式一:從所述步驟(I)到步驟(2)到步驟(3)，該方式在集成電路的測試過程中就可以判斷是否發生互連線全開路缺陷。方式ー是本專利最主要的應用方式。方式ニ 從所述步驟(I)到步驟(2)到步驟(4)。方式ニ的應用情境是在集成電路的測試過程未采用方式一的電流差值測量方法，但是通過其它測試發現該電路存在缺陷，但無法確定缺陷類型，此時即采用方式ニ進行失效響應分析，就可以判斷該缺陷是否為互連線全開路缺陷。
以上所述，僅是本發明的較佳實施例而已，并非對本發明作任何形式上的限制，雖然本發明已以較佳實施例揭露如上，然而并非用以限定本發明，任何熟悉本專業的技術人員，在不脫離本發明技術方案范圍內，當可利用上述掲示的方法及技術內容作出些許的更動或修飾為等同變化的等效實施例，但凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾，仍屬于本發明技術方案的范圍內。
權利要求
1.一種用電流差值來檢測互連線全開路缺陷的方法，其特征在于，包括以下步驟 (1)首先針對疑似存在開路缺陷的金屬線，從芯片版圖上獲取有哪些信號線與該開路缺陷候選點物理位置緊密相鄰的信息，基于該信息生成兩個特意形式的測試圖樣； (2)順序地加載兩個測試圖樣； (3)ATE設備在第二個測試圖樣加載之后的兩個規定的時間進行電流測量，若兩次測量的電流差值大于幾個微安，則可以判斷發生了互連線全開路缺陷； (4)ATE設備在加載兩個測試圖樣的整個過程，都利用示波器觀察電流變化，若電流值發生“高”-〉“低”-〉“高”的變化，且電流最小值和穩定后的最大值之差為若干微安數量級，這樣也可以判斷發生了互連線全開路缺陷。
2.如權利要求I所述的方法，其特征在于 所述步驟(I)是在集成電路設計階段，針對發生開路缺陷可能性高的開路缺陷候選點，從芯片版圖上獲取有哪些其它信號線與該開路缺陷候選點物理位置緊密相鄰的信息；基于這些信息，在集成電路設計階段，在可測性設計的測試向量生成吋，DFT工程師對自動測試向量生成的工具設置約束條件，針對某個開路缺陷候選點，生成兩個特意的測試圖樣；這兩個測試圖樣為第一個測試圖樣使得驅動開路候選點的電壓和它周圍緊鄰信號線的電壓都為低電平邏輯“0”;第二個測試圖樣使得驅動開路候選點的電壓仍舊為“O”，而它周圍緊鄰信號線的電壓都變為高電平邏輯“ I ”。
3.如權利要求I所述的方法，其特征在于 所述步驟(2)是在集成電路的測試階段，ATE設備加載第一個測試圖樣；在第一個測試圖樣加載了 6毫秒之后，ATE設備加載第二個測試圖樣；在該開路缺陷候選點物理位置接近的電源Vdd線或地Vss線上進行電流測試的準備。
4.如權利要求I所述的方法，其特征在于 所述步驟(3)是在集成電路的測試階段，在ATE設備加載第二個測試圖樣之后的兩個時間進行電流值的采樣第一次電流測試的采樣時間為加載第二個測試圖樣之后200微秒之內，第二次電流測試的采樣時間為加載第二個測試圖樣之后6毫秒之后；對兩次電流測量的電流差值進行分析兩次電流測試值之差大于若干微安的數量級，就可判斷該開路缺陷候選點真正發生了互連線全開路缺陷。
5.如權利要求I所述的方法，其特征在于 所述步驟⑷直接應用在所述步驟⑵之后，所述步驟⑷是在集成電路測試的失效響應分析階段，按照步驟⑵的方式順序加載兩個測試圖樣，ATE設備在加載兩個測試圖樣的整個過程，都利用示波器觀察電流變化，若電流并非穩定不變，而是發生“高”-〉“低”-〉“高”的變化，且電流最小值和穩定的最大值之差為若干微安數量級，這樣也可以判斷發生互連線全開路缺陷。
6.如權利要求I所述的方法，其特征在于 所述方法按照從所述步驟(I)到步驟(2)到步驟(3)的方式，該方式在集成電路的測試過程中判斷是否發生互連線全開路缺陷。
7.如權利要求I所述的方法，其特征在于 所述方法按照從所述步驟(I)到步驟(2)到步驟(4)方式，進行失效響應分析，判斷該缺陷是否為互連線全開路缺陷。
全文摘要
本發明公開了一種用電流差值來檢測互連線全開路缺陷的方法。包括以下步驟首先針對疑似存在開路缺陷的金屬線，生成兩個特意形式的測試圖樣；順序地加載兩個測試圖樣，ATE設備在第二個測試圖樣加載之后的兩個規定的時間進行電流測量；若兩次測量的電流差值大于若干微安的數量級，則可以判斷發生了互連線全開路缺陷。本發明的有益效果是重點考慮深亞微米工藝下耦合電容對互連線全開路缺陷的影響，對開路的判斷更加準確；電流差值測試比單一IDDQ測試的分辨率高；測試的可實現性強；不需要提取耦合電容值。
文檔編號G01R31/28GK102645604SQ201210008460
公開日2012年8月22日 申請日期2012年1月11日 優先權日2012年1月11日
發明者唐凱, 韋素芬 申請人:集美大學