本申請(qǐng)要求于2015年12月2日向韓國(guó)知識(shí)產(chǎn)權(quán)局提交的韓國(guó)申請(qǐng)?zhí)?0-2015-0170502的優(yōu)先權(quán)，其全部?jī)?nèi)容通過引用合并于此。

技術(shù)領(lǐng)域

各個(gè)實(shí)施例總體上涉及一種半導(dǎo)體電路，且更具體地，涉及一種具有多列的半導(dǎo)體裝置。

背景技術(shù)：

可以通過形成垂直晶體管結(jié)構(gòu)來制造具有三維(3D)結(jié)構(gòu)的半導(dǎo)體裝置。可選地，可以通過層疊半導(dǎo)體裸片并使它們垂直互連以最小化建立結(jié)構(gòu)所需的空間來制造具有3D結(jié)構(gòu)的半導(dǎo)體裝置。

片上系統(tǒng)(SOC)半導(dǎo)體裝置是一個(gè)集成電路，其將半導(dǎo)體存儲(chǔ)器和用于控制半導(dǎo)體存儲(chǔ)器的諸如CPU或GPU的存儲(chǔ)器控制器集成在單個(gè)芯片中，而在系統(tǒng)封裝的情況下，半導(dǎo)體存儲(chǔ)器和存儲(chǔ)器控制器被組裝在單個(gè)封裝體內(nèi)。

當(dāng)多個(gè)驅(qū)動(dòng)電路在具有多列的半導(dǎo)體裝置(諸如3D結(jié)構(gòu)半導(dǎo)體裝置)中同時(shí)切換時(shí)，可能誘導(dǎo)噪聲。例如，可能產(chǎn)生同步開關(guān)噪聲(SSN)。噪聲可能使驅(qū)動(dòng)電路的性能劣化。

技術(shù)實(shí)現(xiàn)要素：

在本公開的一個(gè)實(shí)施例中，半導(dǎo)體裝置可以包括多個(gè)裸片。層疊裸片中的任意一個(gè)可以被設(shè)定為第一列，而層疊裸片中的另一個(gè)可以被設(shè)定為第二列。第一列和第二列中的一個(gè)或更多個(gè)可以被配置為：根據(jù)讀取命令，將偶數(shù)編號(hào)字節(jié)和奇數(shù)編號(hào)字節(jié)中的任意一個(gè)在早于另一個(gè)的時(shí)間處，通過輸入/輸出級(jí)來輸出。

在本公開的一個(gè)實(shí)施例中，半導(dǎo)體裝置可以包括第一裸片和第二裸片。被設(shè)定為第一列的第一裸片的輸入/輸出級(jí)可以耦接到被設(shè)定為第二列的第二裸片的輸入/輸出級(jí)。第一列和第二列中的一個(gè)或更多個(gè)可以被配置為：根據(jù)讀取命令，將偶數(shù)編號(hào)字節(jié)和奇數(shù)編號(hào)字節(jié)通過輸入/輸出級(jí)來順序地輸出，以及將偶數(shù)編號(hào)字節(jié)和奇數(shù)編號(hào)字節(jié)之中與最早次序相對(duì)應(yīng)的偶數(shù)編號(hào)字節(jié)和奇數(shù)編號(hào)字節(jié)中的任意一個(gè)在早于另一個(gè)的時(shí)間處，通過輸入/輸出級(jí)來輸出。

在本公開的一個(gè)實(shí)施例中，半導(dǎo)體裝置可以包括單元陣列、DBI電路、第一驅(qū)動(dòng)器、第二驅(qū)動(dòng)器以及預(yù)設(shè)信號(hào)發(fā)生電路。單元陣列可以根據(jù)讀取命令而輸出數(shù)據(jù)。DBI電路可以通過對(duì)從單元陣列輸出的數(shù)據(jù)執(zhí)行DBI操作而產(chǎn)生DBI數(shù)據(jù)和DBI標(biāo)記，可以輸出DBI數(shù)據(jù)和DBI標(biāo)記，以及可以根據(jù)DBI重置信號(hào)而被重置。第一驅(qū)動(dòng)器可以在第一時(shí)間處將DBI數(shù)據(jù)之中的偶數(shù)編號(hào)字節(jié)驅(qū)動(dòng)到第一輸入/輸出級(jí)。第二驅(qū)動(dòng)器可以根據(jù)預(yù)設(shè)信號(hào)，在早于第一時(shí)間的時(shí)間處，將DBI數(shù)據(jù)之中的奇數(shù)編號(hào)字節(jié)驅(qū)動(dòng)到第二輸入/輸出級(jí)。預(yù)設(shè)信號(hào)發(fā)生電路可以根據(jù)DBI重置信號(hào)而產(chǎn)生預(yù)設(shè)信號(hào)。

附圖說明

結(jié)合附圖來描述特征、方面和實(shí)施例，在附圖中：

圖1是圖示根據(jù)本公開的一個(gè)實(shí)施例的半導(dǎo)體系統(tǒng)10的示例的示圖；

圖2是圖示根據(jù)本公開的一個(gè)實(shí)施例的半導(dǎo)體裝置100的示例的示圖；

圖3是圖示根據(jù)本發(fā)明的一個(gè)實(shí)施例的驅(qū)動(dòng)器400的示例的示圖；

圖4是圖示根據(jù)本公開的一個(gè)實(shí)施例的半導(dǎo)體裝置100的示例性操作的時(shí)序圖；

圖5是圖示根據(jù)本發(fā)明的另一個(gè)實(shí)施例的半導(dǎo)體裝置101的示例的示圖；

圖6是圖示圖5的第二驅(qū)動(dòng)器402的示例的示圖；

圖7是圖示圖5的第一驅(qū)動(dòng)器401的示例的示圖；

圖8是圖示圖5的輸出時(shí)序控制電路700的示例的示圖；以及

圖9是圖示根據(jù)本公開的一個(gè)實(shí)施例的半導(dǎo)體裝置的示例性操作的時(shí)序圖。

具體實(shí)施方式

在下文中，以下將結(jié)合附圖來描述根據(jù)本公開的各個(gè)實(shí)施例的層疊型半導(dǎo)體裝置。

如圖1所示，根據(jù)本公開的一個(gè)實(shí)施例的半導(dǎo)體系統(tǒng)10可以具有SOC結(jié)構(gòu)。

根據(jù)本公開的一個(gè)實(shí)施例的半導(dǎo)體系統(tǒng)10可以包括存儲(chǔ)模塊、存儲(chǔ)器控制器(例如，CPU或GPU)、中介層、封裝基板以及多個(gè)測(cè)試輸入端子。

多個(gè)測(cè)試輸入端子可以包括直接存取球(DAB)。

中介層可以設(shè)置在封裝基板之上。

存儲(chǔ)模塊和存儲(chǔ)器控制器可以設(shè)置在中介層之上。

存儲(chǔ)模塊和存儲(chǔ)器控制器(例如，CPU或GPU)的物理區(qū)域PHY可以通過中介層彼此耦接。例如，存儲(chǔ)模塊和存儲(chǔ)器控制器(例如，CPU或GPU)的物理區(qū)域PHY可以通過形成在中介層中的特定導(dǎo)電材料而彼此耦接。

存儲(chǔ)模塊可以包括在其中層疊在彼此頂部上的多個(gè)裸片。

多個(gè)裸片可以包括形成在最低水平處的基底裸片以及層疊在基底裸片之上的多個(gè)核心裸片。

基底裸片和多個(gè)核心裸片可以通過通孔電極(例如，硅通孔(TSV))而電耦接，并且可以傳輸數(shù)據(jù)、命令和地址信號(hào)。

圖1僅圖示了一個(gè)存儲(chǔ)模塊。然而，在實(shí)際的電路配置中，多個(gè)存儲(chǔ)模塊可以通過中介層耦接到存儲(chǔ)器控制器(例如，CPU或GPU)。

封裝基板可以包括形成在其外表面上的多個(gè)DAB。

多個(gè)DAB可以通過封裝基板和中介層而電耦接到存儲(chǔ)模塊。

通過DAB，主機(jī)系統(tǒng)(未圖示)可以從半導(dǎo)體系統(tǒng)10的外部直接訪問存儲(chǔ)模塊，以執(zhí)行測(cè)試等。

如圖2所示，根據(jù)本公開的一個(gè)實(shí)施例的半導(dǎo)體裝置100可以對(duì)應(yīng)于圖1的存儲(chǔ)模塊。圖2圖示了包括在圖1的存儲(chǔ)模塊中的裸片之中的兩個(gè)核心裸片。

兩個(gè)核心裸片中的每一個(gè)可以具有列結(jié)構(gòu)。僅為了方便的目的，核心裸片將被稱為第一列RANK0和第二列RANK1。

第一列RANK0的輸入/輸出級(jí)500可以耦接到第二列RANK1的輸入/輸出級(jí)500-1。

第一列RANK0和第二列RANK1可以按相同的方式配置。

第一列RANK0可以包括單元陣列200、數(shù)據(jù)總線反相(DBI)電路300、驅(qū)動(dòng)器400和輸入/輸出級(jí)500。

單元陣列200可以根據(jù)從設(shè)置在存儲(chǔ)模塊外部的組件(例如，圖1的存儲(chǔ)器控制器)或設(shè)置在封裝體外部的組件(例如，主機(jī)系統(tǒng))提供的地址和命令來輸出數(shù)據(jù)GIO_R<0:31>和GIO_F<0:31>。

DBI電路300可以對(duì)從單元陣列200輸出的數(shù)據(jù)GIO_R<0:31>和GIO_F<0:31>執(zhí)行DBI操作，以及產(chǎn)生DBI數(shù)據(jù)DATA_R<0:31>和DATA_F<0:31>以及DBI標(biāo)記RDBI_R<0:3>和RDBI_F<0:3>。

在此，DBI操作可以包括將當(dāng)前組數(shù)據(jù)中的位反相的技術(shù)，如果通過這樣做使得轉(zhuǎn)換數(shù)量變得小于先前組數(shù)據(jù)的轉(zhuǎn)換數(shù)量，則將當(dāng)前組數(shù)據(jù)中的位反相。

可以通過對(duì)從單元陣列200輸出的數(shù)據(jù)GIO_R<0:31>和GIO_F<0:31>執(zhí)行DBI操作來獲得DBI數(shù)據(jù)DATA_R<0:31>和DATA_F<0:31>。

DBI標(biāo)記RDBI_R<0:3>和RDBI_F<0:3>可以限定DBI數(shù)據(jù)DATA_R<0:31>和DATA_F<0:31>是否是通過使從單元陣列200輸出的數(shù)據(jù)GIO_R<0:31>和GIO_F<0:31>反相而獲得的數(shù)據(jù)。

驅(qū)動(dòng)器400可以根據(jù)第一同步時(shí)鐘信號(hào)RCLK、第二同步時(shí)鐘信號(hào)FCLK以及輸出使能信號(hào)OE而將DBI數(shù)據(jù)DATA_R<0:31>和DATA_F<0:31>和DBI標(biāo)記RDBI_R<0:3>和RDBI_F<0:3>驅(qū)動(dòng)到輸入/輸出級(jí)500。

輸出使能信號(hào)OE可以被提供為根據(jù)命令和預(yù)設(shè)延遲來限定數(shù)據(jù)輸出周期。

輸入/輸出級(jí)500可以包括數(shù)據(jù)輸入/輸出焊盤DQ<0:31>和DBI焊盤DBI<0:3>。

第二列RANK1可以包括單元陣列200-1、DBI電路300-1、驅(qū)動(dòng)器400-1和輸入/輸出級(jí)500-1。因?yàn)榈诙蠷ANK1可以按與第一列RANK0相同的方式來配置，所以將省略或簡(jiǎn)化任何重復(fù)的詳細(xì)描述，以避免復(fù)雜化。

如圖3所示，驅(qū)動(dòng)器400可以包括多個(gè)驅(qū)動(dòng)電路。

每個(gè)驅(qū)動(dòng)電路可以分別根據(jù)第一同步時(shí)鐘信號(hào)RCLK和第二同步時(shí)鐘信號(hào)FCLK來臨時(shí)儲(chǔ)存DBI數(shù)據(jù)DATA_R<0:31>的一個(gè)位和DBI數(shù)據(jù)DATA_F<0:31>的一個(gè)位，以及可以根據(jù)輸出使能信號(hào)OE而將鎖存信號(hào)驅(qū)動(dòng)到輸入/輸出級(jí)500的數(shù)據(jù)輸入/輸出焊盤DQ<0:31>中的一個(gè)。

在一個(gè)實(shí)施例中，驅(qū)動(dòng)電路可以包括第一邏輯門410、第二邏輯門420、鎖存器430以及發(fā)射器440。

第一邏輯門410可以根據(jù)第一同步時(shí)鐘信號(hào)RCLK而使DBI數(shù)據(jù)DATA_R<0:31>的多個(gè)位中的一個(gè)位反相。

第二邏輯門420可以根據(jù)第二同步時(shí)鐘信號(hào)FCLK而使DBI數(shù)據(jù)DATA_F<0:31>的多個(gè)位中的一個(gè)位反相。

鎖存器430可以儲(chǔ)存第一邏輯門410和第二邏輯門420的輸出信號(hào)。

在輸出使能信號(hào)OE的激活時(shí)段期間，發(fā)射器440可以將儲(chǔ)存在鎖存器430中的信號(hào)驅(qū)動(dòng)到輸入/輸出級(jí)500的數(shù)據(jù)輸入/輸出焊盤DQ<0:31>中的一個(gè)。

雖然在圖3中未示出，但驅(qū)動(dòng)器400還可以包括用于將DBI標(biāo)記RDBI_R<0:3>和RDBI_F<0:3>驅(qū)動(dòng)到輸入/輸出級(jí)500的DBI焊盤DBI<0:3>的驅(qū)動(dòng)電路。

圖2的半導(dǎo)體裝置100的數(shù)據(jù)輸出操作的一個(gè)示例可以描述如下。

圖4圖示了其中讀取延遲(RL)被設(shè)定為2tCK，且脈沖串長(zhǎng)度(BL)被設(shè)定為4的一個(gè)示例。

當(dāng)在時(shí)間T0處，基于時(shí)鐘信號(hào)CLK的上升沿而輸入用于第一列RANK0的讀取命令RD時(shí)，可以基于時(shí)間T1、根據(jù)第一同步時(shí)鐘信號(hào)RCLK和第二同步時(shí)鐘信號(hào)FCLK而輸出內(nèi)部數(shù)據(jù)D0至D3。

第一同步時(shí)鐘信號(hào)RCLK和第二同步時(shí)鐘信號(hào)FCLK可以分別與時(shí)鐘信號(hào)CLK的上升沿和下降沿同步。

基于時(shí)間T2，其對(duì)應(yīng)于當(dāng)輸入第一列RANK0的讀取命令RD之后預(yù)設(shè)讀取延遲RL的延遲時(shí)間已經(jīng)過去的時(shí)間，可以根據(jù)輸出使能信號(hào)OE而通過輸入/輸出焊盤DQ<0:31>來輸出數(shù)據(jù)。

當(dāng)假設(shè)預(yù)定義的列到列間隙是2tCK時(shí)，可以在時(shí)間T4處輸入用于第二列RANK1的讀取命令RD，以及可以基于時(shí)間T5、根據(jù)第一同步時(shí)鐘信號(hào)RCLK和第二同步時(shí)鐘信號(hào)FCLK來輸出內(nèi)部數(shù)據(jù)D4至D7。

基于時(shí)間T6，其對(duì)應(yīng)于當(dāng)輸入第二列RANK1的讀取命令RD之后預(yù)設(shè)讀取延遲RL的延遲時(shí)間已經(jīng)過去的時(shí)間，可以根據(jù)輸出使能信號(hào)OE通過輸入/輸出焊盤DQ<0:31>來輸出數(shù)據(jù)。

在此，數(shù)據(jù)輸入/輸出焊盤DQ<0:31>可以以字節(jié)為基礎(chǔ)被分成偶數(shù)編號(hào)字節(jié)焊盤和奇數(shù)編號(hào)字節(jié)焊盤。

例如，在數(shù)據(jù)輸入/輸出焊盤DQ<0:31>之中，數(shù)據(jù)輸入/輸出焊盤DQ<0:7>和DQ<16:23>可以被設(shè)定為偶數(shù)編號(hào)字節(jié)焊盤，而數(shù)據(jù)輸入/輸出焊盤DQ<8:15>和DQ<24:31>可以被設(shè)定為奇數(shù)編號(hào)字節(jié)焊盤。

因此，在第一列RANK0和第二列RANK1的數(shù)據(jù)輸入/輸出焊盤DQ<0:31>之中通過偶數(shù)編號(hào)字節(jié)焊盤DQ<0:7、16:23>輸出的數(shù)據(jù)可以被稱為偶數(shù)編號(hào)字節(jié)，而通過奇數(shù)編號(hào)字節(jié)焊盤DQ<8:15、24:31>輸出的數(shù)據(jù)可以被稱為奇數(shù)編號(hào)字節(jié)。

例如，基于時(shí)間T2的第一同步時(shí)鐘信號(hào)RCLK而通過偶數(shù)編號(hào)字節(jié)焊盤DQ<0:7、16:23>輸出的數(shù)據(jù)E0可以對(duì)應(yīng)于偶數(shù)編號(hào)字節(jié)。然后，基于時(shí)間T2的第二同步時(shí)鐘信號(hào)FCLK而通過偶數(shù)編號(hào)字節(jié)焊盤DQ<0:7、16:23>輸出的數(shù)據(jù)E1可以對(duì)應(yīng)于下一個(gè)偶數(shù)編號(hào)字節(jié)。

此外，基于時(shí)間T2的第一同步時(shí)鐘信號(hào)RCLK而通過奇數(shù)編號(hào)字節(jié)焊盤DQ<8:15、24:31>輸出的數(shù)據(jù)O0可以對(duì)應(yīng)于奇數(shù)編號(hào)字節(jié)，而基于時(shí)間T2的第二同步時(shí)鐘信號(hào)FCLK而通過奇數(shù)編號(hào)字節(jié)焊盤DQ<8:15、24:31>輸出的數(shù)據(jù)O1可以對(duì)應(yīng)于下一個(gè)奇數(shù)編號(hào)字節(jié)。

可以基于先前數(shù)據(jù)來對(duì)在時(shí)間T6處輸出的第二列RANK1的數(shù)據(jù)E4和O4執(zhí)行DBI操作。因?yàn)橄惹皵?shù)據(jù)E3和O3是從不同的裸片(即第一列RANK0)輸出的，所以可能難以執(zhí)行對(duì)比操作。

因此，在通過偶數(shù)編號(hào)字節(jié)焊盤DQ<0:7、16:23>的偶數(shù)編號(hào)字節(jié)輸出操作和通過奇數(shù)編號(hào)字節(jié)焊盤DQ<8:15、24:31>的奇數(shù)編號(hào)字節(jié)輸出操作中的任意一個(gè)或兩個(gè)期間，數(shù)據(jù)可以同時(shí)轉(zhuǎn)換。

如圖5所示，根據(jù)本公開的一個(gè)實(shí)施例的半導(dǎo)體裝置101可以對(duì)應(yīng)于圖1的存儲(chǔ)模塊。圖5圖示了包括在圖1的存儲(chǔ)模塊中的多個(gè)裸片之中的兩個(gè)核心裸片。

兩個(gè)核心裸片中的每一個(gè)可以具有列結(jié)構(gòu)。僅為了方便的目的，核心裸片將被稱為第一列RANK0和第二列RANK1。

第一列RANK0和第二列RANK1可以按相同的方式配置。

第一列RANK0可以包括單元陣列200、DBI電路301、第一驅(qū)動(dòng)器401、第二驅(qū)動(dòng)器402、第一輸入/輸出級(jí)501、第二輸入/輸出級(jí)502、預(yù)設(shè)信號(hào)發(fā)生電路600、以及輸出時(shí)序控制電路700。

第一列RANK0的第一輸入/輸出級(jí)501和第二輸入/輸出級(jí)502可以耦接到第二列RANK1的第一輸入/輸出級(jí)501-1和第二輸入/輸出級(jí)502-1。

第一輸入/輸出級(jí)501可以包括數(shù)據(jù)輸入/輸出焊盤DQ<0:31>之中與偶數(shù)編號(hào)字節(jié)相對(duì)應(yīng)的數(shù)據(jù)輸入/輸出焊盤DQ<0:7、16:23>以及DBI焊盤DBI<0:3>之中的偶數(shù)編號(hào)DBI焊盤DBI<0、2>。

第二輸入/輸出級(jí)502可以包括數(shù)據(jù)輸入/輸出焊盤DQ<0:31>之中與奇數(shù)編號(hào)字節(jié)相對(duì)應(yīng)的數(shù)據(jù)輸入/輸出焊盤DQ<8:15、24:31>以及DBI焊盤DBI<0:3>之中的奇數(shù)編號(hào)DBI焊盤DBI<1、3>。

單元陣列200可以根據(jù)從設(shè)置在存儲(chǔ)模塊外部的組件(例如，圖1的存儲(chǔ)器控制器)或設(shè)置在封裝體外部的組件(例如，主機(jī)系統(tǒng))提供的地址和命令來輸出數(shù)據(jù)GIO_R<0:31>和GIO_F<0:31>。

DBI電路301可以對(duì)從單元陣列200輸出的數(shù)據(jù)GIO_R<0:31>和GIO_F<0:31>執(zhí)行DBI操作，以及產(chǎn)生DBI數(shù)據(jù)DATA_R<0:31>和DATA_F<0:31>以及DBI標(biāo)記RDBI_R<0:3>和RDBI_F<0:3>。

DBI電路301可以僅在讀取操作時(shí)段期間執(zhí)行DBI操作，以及可以在其他時(shí)段根據(jù)DBI重置信號(hào)RDBI_AC_RSTB而停止DBI操作。

第一驅(qū)動(dòng)器401可以根據(jù)第一同步時(shí)鐘信號(hào)RCLK、第二同步時(shí)鐘信號(hào)FCLK以及偶數(shù)編號(hào)輸出使能信號(hào)OE_Even來將DBI數(shù)據(jù)DATA_R<0:31>和DATA_F<0:31>之中對(duì)應(yīng)于偶數(shù)編號(hào)字節(jié)的DBI數(shù)據(jù)DATA_F<0:7、16:23>和DATA_F<0:7、16:23>以及DBI標(biāo)記RDBI_R<0:3>和RDBI_F<0:3>之中的偶數(shù)編號(hào)DBI標(biāo)記RDBI_R<0、2>和RDBI_F<0、2>驅(qū)動(dòng)到第一輸入/輸出級(jí)501。

第二驅(qū)動(dòng)器402可以根據(jù)第一同步時(shí)鐘信號(hào)RCLK、第二同步時(shí)鐘信號(hào)FCLK、奇數(shù)編號(hào)輸出使能信號(hào)OE_Even以及預(yù)設(shè)信號(hào)PRESET來將DBI數(shù)據(jù)DATA_R<0:31>和DATA_F<0:31>之中對(duì)應(yīng)于奇數(shù)編號(hào)字節(jié)的DBI數(shù)據(jù)DATA_R<8:15、24:31>和DATA_F<8:15、24:31>以及DBI標(biāo)記RDBI_R<0:3>和RDBI_F<0:3>之中的奇數(shù)編號(hào)DBI標(biāo)記RDBI_R<1、3>和RDBI_F<1、3>驅(qū)動(dòng)到第二輸入/輸出級(jí)502。

預(yù)設(shè)信號(hào)發(fā)生電路600可以根據(jù)偶數(shù)編號(hào)輸出使能信號(hào)OE_Even、奇數(shù)編號(hào)輸出使能信號(hào)OE_Odd以及DBI重置信號(hào)RDBI_AC_RSTB而產(chǎn)生預(yù)設(shè)信號(hào)PRESET。

預(yù)設(shè)信號(hào)發(fā)生電路600可以包括第一邏輯門601和第二邏輯門602。

第一邏輯門601可以使偶數(shù)編號(hào)輸出使能信號(hào)OE_Even反相。

第二邏輯門602可以對(duì)第一邏輯門601的輸出信號(hào)、奇數(shù)編號(hào)輸出使能信號(hào)OE_Odd以及DBI重置信號(hào)RDBI_AC_RSTB執(zhí)行AND運(yùn)算，以及將運(yùn)算結(jié)果輸出為預(yù)設(shè)信號(hào)PRESET。

輸出時(shí)序控制電路700可以使用預(yù)輸出使能信號(hào)OE_BL4_RLN10來產(chǎn)生偶數(shù)編號(hào)輸出使能信號(hào)OE_Even和奇數(shù)編號(hào)輸出使能信號(hào)OE_Odd。

預(yù)輸出使能信號(hào)OE_BL4_RLN10可以對(duì)應(yīng)于產(chǎn)生圖2的輸出使能信號(hào)OE的電路(下文稱為“OE電路”)的內(nèi)部切換信號(hào)中的一個(gè)。

OE電路可以布置在半導(dǎo)體裝置101的外圍電路中，通過基于時(shí)鐘信號(hào)CLK來順序地切換源信號(hào)(例如，命令信號(hào))而產(chǎn)生內(nèi)部切換信號(hào)，以及將內(nèi)部切換信號(hào)之中對(duì)應(yīng)于預(yù)設(shè)延遲的信號(hào)輸出為圖2的輸出使能信號(hào)OE。

因此，在一個(gè)實(shí)施例中，OE電路的內(nèi)部切換信號(hào)中的一個(gè)可以用作預(yù)輸出使能信號(hào)OE_BL4_RLN10。

第二列RANK1可以包括單元陣列200-1、DBI電路301-1、第一驅(qū)動(dòng)器401-1、第二驅(qū)動(dòng)器402-2、第一輸入/輸出級(jí)501-1、第二輸入/輸出級(jí)502-1、預(yù)設(shè)信號(hào)發(fā)生電路600-1、以及輸出時(shí)序控制電路700-1。因?yàn)榈诙蠷ANK1可以按與第一列RANK0相同的方式配置，所以將省略或簡(jiǎn)化任何重復(fù)的詳細(xì)描述，以避免復(fù)雜化。

在從其輸入/輸出級(jí)彼此耦接的兩個(gè)不同裸片順序地輸出數(shù)據(jù)的列結(jié)構(gòu)中，根據(jù)本公開的一個(gè)實(shí)施例的半導(dǎo)體裝置101可以將第一列RANK0和/或第二列RANK1的每一個(gè)中的偶數(shù)編號(hào)字節(jié)和奇數(shù)編號(hào)字節(jié)中的任意一個(gè)在另一個(gè)之前驅(qū)動(dòng)到輸入/輸出級(jí)，以防止SSN。雖然圖5僅圖示了在第一偶數(shù)編號(hào)字節(jié)之前驅(qū)動(dòng)第一奇數(shù)編號(hào)字節(jié)的電路配置的示例，但是在第一奇數(shù)編號(hào)字節(jié)之前驅(qū)動(dòng)第一偶數(shù)編號(hào)字節(jié)的電路配置也可以包括在本發(fā)明的范圍內(nèi)。

如圖6所示，第二驅(qū)動(dòng)器402可以包括多個(gè)驅(qū)動(dòng)電路。

驅(qū)動(dòng)電路中的每一個(gè)可以包括第一至第三邏輯門412、422和452、鎖存器432以及發(fā)射器442。

第一邏輯門412可以根據(jù)第一同步時(shí)鐘信號(hào)RCLK而使DBI數(shù)據(jù)DATA_R<8:15、24:31>的一個(gè)位反相。

第二邏輯門422可以根據(jù)第二同步時(shí)鐘信號(hào)FCLK而使DBI數(shù)據(jù)DATA_F<8:15、24:31>的一個(gè)位反相。

第三邏輯門452可以根據(jù)預(yù)設(shè)信號(hào)PRESET而使DBI數(shù)據(jù)DATA_R<8:15、24:31>的一個(gè)位反相。

鎖存器432可以儲(chǔ)存第一至第三邏輯門412、422和452的輸出信號(hào)。

在奇數(shù)編號(hào)輸出使能信號(hào)OE_Odd的激活時(shí)段期間，發(fā)射器442可以將儲(chǔ)存在鎖存器432中的信號(hào)驅(qū)動(dòng)到第二輸入/輸出級(jí)502的數(shù)據(jù)輸入/輸出焊盤DQ<8:15、24:31>中的一個(gè)。

雖然在圖6中未圖示，但第二驅(qū)動(dòng)器402還可以包括驅(qū)動(dòng)電路，其用于將奇數(shù)編號(hào)DBI標(biāo)記RDBI_R<1、3>和RDBI_F<1、3>驅(qū)動(dòng)到第二輸入/輸出級(jí)502的DBI焊盤DBI<1、3>。

如圖7所示，第一驅(qū)動(dòng)器401可以包括多個(gè)驅(qū)動(dòng)電路。

驅(qū)動(dòng)電路中的每一個(gè)可以包括第一至第三邏輯門411、421和451、鎖存器431以及發(fā)射器441。

第一邏輯門411可以根據(jù)第一同步時(shí)鐘信號(hào)RCLK而接收DBI數(shù)據(jù)DATA_R<0:7、16:23>的一個(gè)位并使接收到的位反相。

第二邏輯門421可以根據(jù)第二同步時(shí)鐘信號(hào)FCLK而接收DBI數(shù)據(jù)DATA_F<0:7、16:23>的一個(gè)位并使接收到的位反相。

第三邏輯門451是用于使第二驅(qū)動(dòng)器402的時(shí)序裕度與第三邏輯門451匹配的虛擬電路。

鎖存器431可以儲(chǔ)存第一至第三邏輯門411、421和451的輸出信號(hào)。

在偶數(shù)編號(hào)輸出使能信號(hào)OE_Even的激活時(shí)段期間，發(fā)射器441可以將儲(chǔ)存在鎖存器431中的信號(hào)驅(qū)動(dòng)到第一輸入/輸出級(jí)501的數(shù)據(jù)輸入/輸出焊盤DQ<0:7、16:23>中的一個(gè)。

雖然在圖7中未圖示，但驅(qū)動(dòng)器400還可以包括驅(qū)動(dòng)電路，其用于將偶數(shù)編號(hào)DBI標(biāo)記RDBI_R<0、2>和RDBI_F<0、2>驅(qū)動(dòng)到第一輸入/輸出級(jí)501的DBI焊盤DBI<0、2>。

如圖8所示，輸出時(shí)序控制電路700可以包括第一觸發(fā)器710和第二觸發(fā)器720以及第一邏輯門730和第二邏輯門740。

第一觸發(fā)器710可以基于讀取命令RD，根據(jù)時(shí)鐘信號(hào)CLK而在比讀取延遲RL早一個(gè)時(shí)鐘(1tCK)的時(shí)間RL-1處，臨時(shí)儲(chǔ)存預(yù)輸出使能信號(hào)OE_BL4_RLN10，以及在比讀取延遲RL早半個(gè)時(shí)鐘(0.5tCK)的時(shí)間處，產(chǎn)生第一內(nèi)部信號(hào)OE_BL4_RLN5。

第二觸發(fā)器720可以根據(jù)時(shí)鐘信號(hào)CLK臨時(shí)儲(chǔ)存第一內(nèi)部信號(hào)OE_BL4_RLN5，以及產(chǎn)生與讀取延遲RL一致的第二內(nèi)部信號(hào)OE_BL4_RL。

第一邏輯門730可以緩沖第二內(nèi)部信號(hào)OE_BL4_RL，以及輸出緩沖的信號(hào)作為偶數(shù)編號(hào)輸出使能信號(hào)OE_Even。

第二邏輯門740可以對(duì)第一內(nèi)部信號(hào)OE_BL4_RLN5和第二內(nèi)部信號(hào)OE_BL4_RL執(zhí)行OR運(yùn)算，以及輸出運(yùn)算結(jié)果作為奇數(shù)編號(hào)輸出使能信號(hào)OE_Odd。

圖5的半導(dǎo)體裝置101的數(shù)據(jù)輸出操作可以描述如下。

圖9圖示了讀取延遲RL被設(shè)定為2tCK，且脈沖串長(zhǎng)度BL被設(shè)定為4的一個(gè)示例。

當(dāng)在時(shí)間T0處、基于時(shí)鐘信號(hào)CLK的上升沿輸入用于第一列RANK0的讀取命令RD時(shí)，可以基于時(shí)間T1、根據(jù)第一同步時(shí)鐘信號(hào)RCLK和第二同步時(shí)鐘信號(hào)FCLK而輸出內(nèi)部數(shù)據(jù)D0至D3。

在比輸入用于第一列RANK0的讀取命令RD之后的預(yù)設(shè)讀取延遲RL早半個(gè)時(shí)鐘的時(shí)間處，根據(jù)預(yù)設(shè)信號(hào)PRESET和奇數(shù)編號(hào)輸出使能信號(hào)OE_Odd，與最早次序相對(duì)應(yīng)的奇數(shù)編號(hào)字節(jié)O0可以在輸出偶數(shù)編號(hào)字節(jié)E0之前通過數(shù)據(jù)輸入/輸出焊盤DQ<8:15、24:31>來輸出。

在DBI重置信號(hào)RDBI_AC_RSTB處于非激活電平(例如，高電平)、偶數(shù)編號(hào)輸出使能信號(hào)OE_Even處于非激活電平(例如，低電平)以及奇數(shù)編號(hào)輸出使能信號(hào)OE_Odd處于激活電平(例如，高電平)的時(shí)段期間，預(yù)設(shè)信號(hào)PRESET可以被激活到高電平。

根據(jù)第一同步時(shí)鐘信號(hào)RCLK、第二同步時(shí)鐘信號(hào)FCLK和奇數(shù)編號(hào)輸出使能信號(hào)OE_Odd，與下一次序相對(duì)應(yīng)的奇數(shù)編號(hào)字節(jié)O1至O3可以以正常時(shí)序通過數(shù)據(jù)輸入/輸出焊盤DQ<8:15、24:31>來輸出。

在時(shí)間T2處，其對(duì)應(yīng)于輸入用于第一列RANK0的讀取命令RD之后預(yù)設(shè)讀取延遲RL的延遲時(shí)間已經(jīng)過去的時(shí)間，根據(jù)偶數(shù)編號(hào)輸出使能信號(hào)OE_Even、第一同步時(shí)鐘信號(hào)RCLK和第二同步時(shí)鐘信號(hào)FCLK，偶數(shù)編號(hào)字節(jié)E0至E3可以通過數(shù)據(jù)輸入/輸出焊盤DQ<0:7、16:23>來順序地輸出。

當(dāng)假設(shè)預(yù)定義列到列間隙是2tCK時(shí)，可以在時(shí)間T4輸入用于第二列RANK1的讀取命令RD，以及可以基于時(shí)間T5、根據(jù)第一同步時(shí)鐘信號(hào)RCLK和第二同步時(shí)鐘信號(hào)FCLK來輸出內(nèi)部數(shù)據(jù)D4至D7。

類似于第一列RANK0，在比輸入用于第二列RANK1的讀取命令RD之后的預(yù)設(shè)讀取延遲RL早半個(gè)時(shí)鐘的時(shí)間處，根據(jù)預(yù)設(shè)信號(hào)PRESET和奇數(shù)編號(hào)輸出使能信號(hào)OE_Odd，與最早次序相對(duì)應(yīng)的奇數(shù)編號(hào)字節(jié)O4可以在輸出偶數(shù)編號(hào)字節(jié)E4之前通過數(shù)據(jù)輸入/輸出焊盤DQ<8:15、24:31>來輸出。

根據(jù)第一同步時(shí)鐘信號(hào)RCLK、第二同步時(shí)鐘信號(hào)FCLK和奇數(shù)編號(hào)輸出使能信號(hào)OE_Odd，與下一次序相對(duì)應(yīng)的奇數(shù)編號(hào)字節(jié)O5至O7可以以正常時(shí)序通過數(shù)據(jù)輸入/輸出焊盤DQ<8:15、24:31>來輸出。

在時(shí)間T6處，其對(duì)應(yīng)于輸入用于第二列RANK1的讀取命令RD輸入之后的預(yù)設(shè)讀取延遲RL，根據(jù)偶數(shù)編號(hào)輸出使能信號(hào)OE_Even、第一同步時(shí)鐘信號(hào)RCLK和第二同步時(shí)鐘信號(hào)FCLK，偶數(shù)編號(hào)字節(jié)E4至E7可以通過數(shù)據(jù)輸入/輸出焊盤DQ<0:7、16:23>來順序地輸出。

當(dāng)輸入預(yù)充電命令PCG時(shí)，DBI重置信號(hào)RDBI_AC_RSTB可以被去激活。

雖然以上已經(jīng)描述了特定實(shí)施例，但本領(lǐng)域的技術(shù)人員應(yīng)該理解的是，所述的實(shí)施例僅作為例子。因此，本文所述的半導(dǎo)體裝置不應(yīng)當(dāng)基于所述實(shí)施例而受到限制。更確切地說，應(yīng)當(dāng)僅根據(jù)所附權(quán)利要求結(jié)合以上說明書及附圖來限制本文所述的半導(dǎo)體裝置。