本發明涉及醫療影像領域的一種飛秒時鐘分配裝置，更具體地涉及一種用于數字化pet探測器的時鐘分配裝置。

背景技術：

pet(positronemissiontomography,正電子發射斷層成像)成像技術是核醫學領域比較先進的臨床檢查影像技術，已經有越來越多的醫院開始使用臨床pet整機輔助診斷治療。在pet成像技術中，理想狀態下的時鐘信號是幅值、頻率一定的周期性方波，用于驅動各類包含時序邏輯的電子芯片，比如arm(acornriscmachine)處理器、fpga和cpu等，時鐘信號的頻率的度量單位采用國際單位制單位赫茲(hz)。復位信號是指一段高電平或低電平，用于復位時序邏輯，對于數字化pet探測器來說，復位信號是必須的，在復位信號被釋放的時候，數字化pet探測器的工作狀態被初始化，內部脈沖計數器被歸零。數字化pet探測器的時鐘分配裝置將產生成百上千的時鐘/復位信號，同步時鐘/復位信號包括兩種情形：第一種是同步時鐘信號，即所有的時鐘信號同步，所有的時鐘信號的波形完全一致，并且上升沿在同一時刻到來；第二種是同步復位信號，即所有的復位信號同步，所有的復位信號的波形完全一致，同一時間開始，同一時間結束。

隨著pet成像技術的發展，利用多個數字化pet探測器模塊搭建pet整機的方案逐漸成熟，在此方案中，一個可供全身掃描用的臨床pet整機需要采用數百個數字化pet探測器模塊形成掃描環，每個數字化pet探測器都需要一路時鐘信號驅動和一路復位信號以初始化工作狀態，這就要求配套的時鐘分配裝置具有輸出多路同步的時鐘信號或者復位信號的能力。

針對此問題，現有技術主要通過以下兩種方案解決：

第一種，選擇具有兩路可選輸入接口的時鐘扇出芯片，把高精度壓控振蕩器的輸出連接到時鐘扇出芯片的一路輸入，把外部時鐘源的時鐘信號輸入連接到時鐘扇出芯片的另一路輸入。該時鐘扇出芯片具有一對輸入引腳，拉到高電平時，選通一路輸入，拉到低電平時，選通另一路輸入。因此，可用一個能夠在高低電平之間切換的開關以決定時鐘扇出芯片的輸入來自壓控振蕩器或者來自外部時鐘源。

第二種，利用fpga(fieldprogrammablegatearray，現場可編程門陣列)配合專用的pll(phaselockedloop，鎖相環)芯片實現可編程的多路時鐘信號輸出，該種模式下，pll芯片是主體，時鐘信號通過pll輸出，fpga輸出多路復位信號。

但是，對于數字pet探測器，根據掃描環的大小，需要的同步時鐘信號或者同步復位信號的數目是不固定的，通常在10到1000之間。當掃描環的直徑和層數較大時，現有技術無法提供足夠數目的同步時鐘信號或者復位信號，比如，濱松定制的時鐘分配裝置c13501-03至多能輸出128路同步時鐘/復位信號。而且現有技術還存在不支持觸發，時鐘信號的頻率、相移、占空比、復位信號持續時間等參數無法動態調整的缺點，用戶無法實時地了解時鐘分配裝置的運行狀態。

技術實現要素：

本發明的目的是提供一種用于數字化pet探測器的時鐘分配裝置，從而解決現有技術中無法提供足夠數目的同步時鐘信號或者復位信號的問題。

為了解決上述技術問題，本發明的技術方案是提供一種用于數字化pet探測器的時鐘分配裝置，該時鐘分配裝置包括至少一個時鐘模塊，時鐘模塊包括：有源晶振，有源晶振用于產生時鐘信號；鎖相環，鎖相環與有源晶振通信連接，鎖相環接收并處理時鐘信號以形成第一低電壓差分信號；第一時鐘扇出緩沖器，第一時鐘扇出緩沖器包括兩對差分輸入端和一個選通引腳，其中一對差分輸入端與鎖相環連接以接收第一低電壓差分信號，第一時鐘扇出緩沖器與十二路輸出連接器通信連接；fpga芯片，fpga芯片與第一時鐘扇出緩沖器的選通引腳連接，fpga芯片與十二路輸出連接器通信連接以向輸出連接器發送fpga芯片產生的第二低電壓差分信號；滑動開關，滑動開關與fpga芯片連接以可選擇地向fpga芯片發送相對的高電平或者低電平；輕觸開關，輕觸開關與fpga芯片連接以向所述fpga芯片發送復位信號；輸入連接器，輸入連接器具有兩對輸出端，其中一對輸出端與fpga芯片連接；第二時鐘扇出緩沖器，第二時鐘扇出緩沖器的輸入端口與輸入連接器的另一對輸出端連接，第二時鐘扇出緩沖器具有至少兩對輸出端口，其中一對輸出端口與所述fpga芯片連接，另一對輸出端口與第一時鐘扇出緩沖器的另一對差分輸入端連接。

鎖相環通過一單端輸入引腳和一對差分輸出引腳集成于fpga芯片上，有源晶振通過單端輸入引腳與鎖相環連接，鎖相環通過差分輸出引腳與第一時鐘扇出緩沖器的其中一對差分輸入端連接，鎖相環接收所述時鐘信號后進行倍頻、分頻處理以形成所述第一低電壓差分信號。

第一時鐘扇出緩沖器以pcb差分走線形式與十二路輸出連接器連接。

輕觸開關包括按下和釋放兩種模式，當輕觸開關被按下時，fpga芯片生成十二路復位信號。

十二路復位信號通過高低電平的變化觸發fpga芯片內部的相應邏輯產生，復位信號以第二低電壓差分信號的形式輸出至十二個輸出連接器。

時鐘分配裝置還包括千兆以太網口和串口，其中，千兆以太網口和串口分別與fpga芯片通信連接。

第一時鐘扇出緩沖器采用adclk954型，具有兩對差分輸入端和十二對差分輸出端，差分輸出端與十二路輸出連接器通信連接；第二時鐘扇出緩沖器采用adclk944型，具有一對輸入端口和四對輸出端口。

滑動開關具有左右兩個開關，當滑動開關被撥到左側時，滑動開關向fpga芯片發送一個為單位為0的相對的低電平，fpga芯片將低電平反相后輸出至第一時鐘扇出緩沖器；當滑動開關被撥到右側時，滑動開關向fpga芯片發送一個單位為1的相對的低電平，fpga芯片將高電平反相后輸出至第一時鐘扇出緩沖器。

時鐘分配裝置的其中一個時鐘模塊的滑動開關撥到左側，作為主機；其余的時鐘模塊的滑動開關撥到右側，作為從機；主機的輸出連接器和從機的輸入連接器一對一連接，從機的輸出連接器連接至各個pet探測器模塊的輸入連接器。

時鐘分配裝置的其中一個時鐘模塊的滑動開關撥到左側，作為主機；另一部分時鐘模塊的滑動開關撥到右側，作為從機，從機包括第一從機和第二從機，其中，主機的輸出連接器和第一從機的輸入連接器一對一連接，第一從機的輸出連接器和第二從機的輸入連接器一對一連接，第二從機的輸出連接器連接至各個pet探測器模塊的輸入連接器。

本發明提供的用于數字化pet探測器的時鐘分配裝置，通過不同數目的時鐘模塊組成，可提供最少12路同步時鐘信號和同步復位信號。本發明的基本單位是時鐘模塊，時鐘模塊與時鐘模塊之間可進行級聯以提供更多輸出，用戶可根據不同的應用場景，購買不同數量的時鐘模塊以搭建合適的時鐘分配裝置，從而最優化成本。同時，本發明能夠保證時鐘分配裝置輸出的時鐘信號和復位信號是同步的。

附圖說明

圖1是根據本發明的一個優選實施例的用于數字化pet探測器的時鐘分配裝置的單個時鐘模塊的原理示意圖；

圖2是根據本發明的一個優選實施例的用于數字化pet探測器的時鐘分配裝置的時鐘分配裝置的原理示意圖；

圖3是根據本發明的一個優選實施例的用于數字化pet探測器的時鐘分配裝置的時鐘分配裝置的單板工作原理示意圖，其中級聯級數為2；

圖4是根據本發明的一個優選實施例的用于數字化pet探測器的時鐘分配裝置的時鐘分配裝置的工作示意圖，其中級聯級數為3。

具體實施方式

以下結合具體實施例，對本發明做進一步說明。應理解，以下實施例僅用于說明本發明而非用于限制本發明的范圍。

圖1為根據本發明一個實施例的用于數字化pet探測器的時鐘分配裝置的原理示意圖，由圖1可知，本發明的時鐘分配裝置包括若干個時鐘模塊10，每一個時鐘模塊10包括有源晶振11、鎖相環12、第一時鐘扇出緩沖器13，滑動開關20、現場可編程門陣列(以下簡稱fpga)芯片30、輕觸開關40和輸出連接器70，其中，有源晶振11與鎖相環12通過引腳31連接，有源晶振11產生時鐘信號并將該時鐘信號發送至鎖相環12；鎖相環12接收該時鐘信號后進行倍頻、分頻處理并形成第一低電壓差分信號(low-voltagedifferentialsignaling，lvds)，鎖相環12通過一對差分輸出引腳32連接至第一時鐘扇出緩沖器13的一對差分輸入端131，鎖相環12將該第一低電壓差分信號發送至第一時鐘扇出緩沖器13；滑動開關20與fpga芯片30通過引腳33連接，fpga芯片30的另一對引腳34與第一時鐘扇出緩沖器13的選通引腳133連接，滑動開關20具有左右兩個開關，當滑動開關20被撥到左側時，輸出一個為單位為“0”的相對的低電平，這個低電平通過引腳33輸入fpga芯片30，經過fpga芯片30內部的反相器進行反相后變為單位為“1”的相對的高電平，該高電平從fpga芯片30的另一對引腳34輸出至第一時鐘扇出緩沖器13，把第一時鐘扇出緩沖器13的選通引腳133的電平拉高；第一時鐘扇出緩沖器13通過引腳134以pcb差分走線形式與十二路輸出連接器70連接，從而把來自鎖相環12的第一低電壓差分信號扇出為十二路，以低壓正發射極耦合邏輯(lowvoltagepositiveemitter-couplelogic，lvpecl)差分電平的形式輸出。

值得注意的是，在圖1的實施例中，鎖相環12集成于fpga芯片30上，具體地，鎖相環12連接于fpga芯片30的單端輸入引腳31和一對差分輸出引腳32之間，有源晶振11通過單端輸入引腳31與鎖相環12連接，鎖相環12通過差分輸出引腳32與第一時鐘扇出緩沖器13的其中一對差分輸入端131連接，從而使得fpga芯片30可輸出鎖相環12輸出的第一低電壓差分信號。

進一步地，輕觸開關40與fpga芯片30的引腳35連接，fpga芯片30的另一對引腳36與十二個輸出連接器70連接。輕觸開關40與滑動開關20類似，在按下和釋放時，輕觸開關40的輸出可在相對的高低電平之間切換。當輕觸開關40被按下時，fpga芯片30輸出的第一低電壓差分信號的上升沿從相對的高電平變為低電平，從而觸發fpga芯片30內部的相應邏輯并且在fpga芯片30內產生十二路復位信號，這些復位信號通過fpga芯片30的引腳36以第二低電壓差分信號的形式輸出至十二個輸出連接器70。具體地，復位信號可通過一些端接電阻和電容的處理后以pcb差分走線的形式輸入至十二個輸出連接器70。

本發明的時鐘分配裝置還包括輸入連接器50和第二時鐘扇出緩沖器60，其中，輸入連接器50具有兩對輸出端的引腳51和52，輸入連接器50的一對輸出端的引腳51與fpga芯片30的引腳37連接，輸入連接器50的另一對輸出端的引腳52與第二時鐘扇出緩沖器60的輸入端口連接，第二時鐘扇出緩沖器60具有四路輸出端口，其中一路輸出端口與fpga芯片30的差分引腳38連接，另一路輸出端口與第一時鐘扇出緩沖器13的輸入端132連接，其余的兩路輸出端口空置。

觸發信號通過輸入連接器50進入fpga芯片30，fpga芯片30通過內部的邏輯將觸發信號的到達時間信息和pet探測器模塊采集到的閃爍脈沖時間信息按時間軸對齊，就能提取特定時間段的數據，從而對特定時間的組織或器官成像。

在圖1的實施例中，本發明的時鐘分配裝置還包括千兆以太網口80和串口90，其中，千兆以太網口80與fpga芯片的引腳310通信連接，串口90與fpga芯片的引腳39通信連接，時鐘模塊10通過串口90和千兆以太網口80和pc通信，從而使得用戶通過配套的上位機軟件，可從pc發送指令到時鐘模塊10，實時地修改鎖相環12的參數，達到修改時鐘信號的頻率、相位、占空比等參數的目的。千兆以太網口80和串口90與fpga芯片30之間的通信連接可通過任意形式完成，比如，通過fpga芯片的若干引腳先連接至通訊芯片，然后再由通訊芯片連接至千兆以太網口和串口，在此不再贅述。

本發明的時鐘模塊10具有兩種工作模式：主機模式和從機模式。下面結合附圖1和具體實施例分別進行詳細說明。

(一)主機模式：

時鐘信號的生成和輸出：

有源晶振11產生一個頻率為50mhz，幅值為3.3v的時鐘信號，該時鐘信號通過引腳31輸入鎖相環12，鎖相環12對該時鐘信號進行倍頻、分頻的處理，之后通過fpga芯片30的一對差分輸出引腳32以及第一時鐘扇出緩沖器13的一對差分輸入端131以lvds差分電平的形式輸出至第一時鐘扇出緩沖器13。在主機模式下，滑動開關20被撥到左側，輸出一個為單位為“0”的相對的低電平，該低電平通過引腳33輸入fpga芯片30，在fpga芯片內部轉換為單位為“1”的相對的高電平，該高電平再從另一對引腳34輸出至第一時鐘扇出緩沖器30，把第一時鐘扇出緩沖器30的選通引腳133的電平拉高。第一時鐘扇出緩沖器13把來自鎖相環12的時鐘信號扇出為十二路，以lvpecl差分電平的形式輸出，再經過一些端接電阻和電容，最后通過嚴格的pcb(印制電路板)差分走線連接到十二個輸出連接器70。同時，時鐘模塊10可通過圖中的串口90和千兆以太網口80和pc通信。用戶使用配套的上位機軟件，從pc發送指令到時鐘模塊，實時地修改鎖相環的參數，從而達到修改時鐘信號的頻率、相位、占空比等參數的目的。

復位信號的生成和輸出：

由于鎖相環12被集成于fpga芯片30上，fpga芯片30可鎖存鎖相環12輸出的第一低電壓差分信號的上升沿。當輕觸開關40被按下時，該上升沿從高電平變成低電平，通過fpga芯片30內部的相應邏輯產生十二路復位信號。這些復位信號通過fpga芯片的引腳36，以lvds電平的形式輸出，復位信號再經過一些端接電阻和電容，最后通過嚴格的pcb差分走線連接至十二個輸出連接器70。用戶也可以使用配套的上位機軟件，從pc發送復位指令到時鐘模塊。復位指令包括復位時長，因此復位時長是可以自定義的。

(二)從機模式：

時鐘信號的輸出：

來自主機的時鐘信號經過圖1中的輸入連接器50，連接到第二時鐘扇出緩沖器60并且扇出為兩路，其中一路通過差分輸入端132連接到第一時鐘扇出緩沖器13，另外一路連接到fpga芯片30的全局時鐘輸入引腳38。在從機模式下，滑動開關20被撥到右側，輸出一個單位為“1”的相對的高電平，該高電平通過引腳33輸入fpga芯片30，在fpga芯片30內經過反相處理后變為單位為“0”的相對的低電平，再從另一個引腳34輸出，把第一時鐘扇出緩沖器13的選通引腳133的電平拉低。第一時鐘扇出緩沖器13把來自第二時鐘扇出緩沖器60的時鐘信號扇出為十二路，以lvpecl差分電平的形式輸出，再經過一些端接電阻和電容，最后通過嚴格的pcb差分走線連接到十二個輸出連接器70。在從機模式下，時鐘模塊10不具備獨立輸出時鐘信號的能力。

復位信號的輸出：

來自主機的復位信號經過輸入連接器50后，通過引腳51和引腳37發送至從機的fpga芯片30，fpga芯片39用第二時鐘扇出緩沖器60輸入的時鐘信號鎖存該復位信號，然后在fpga芯片內部經過相應邏輯處理后產生十二路復位信號，以lvds差分電平的形式輸出。復位信號通過fpga芯片的引腳36，再經過一些端接電阻和電容，最后通過嚴格的pcb差分走線發送至輸出連接器70。在從機模式下，時鐘模塊不具備獨立輸出復位信號的能力。

再如圖2所示，當同時工作的pet探測器數量小于12時，本發明的時鐘分配裝置由單個時鐘模塊10組成。單個時鐘模塊10包括十二個輸出連接器70，當滑動開關20在左側時，單個時鐘模塊10自身足以提供十二路同步時鐘/復位信號的輸出。每個輸出連接器70有兩對引腳，由于時鐘信號和復位信號都以差分電平形式輸出，因此一對引腳用于輸出時鐘信號，另一對引腳用于輸出復位信號。每個pet探測器模塊101上都有一個用于同步時鐘/復位信號的輸入連接器，該輸入連接器和時鐘模塊10上的型號相同，并且有配套的線纜。假如有n(n小于等于12)個pet探測器模塊101同時運行，則需用n根線纜，把各個pet探測器模塊101上的輸入連接器和時鐘模塊10的輸出連接器70一對一相連，如圖2中實線箭頭所示。在pet探測器模塊101正常工作時，時鐘模塊10輸出的時鐘信號通過線纜不間斷地發送到pet探測器模塊101，驅動其內部的時序邏輯工作，復位信號一直維持在相對的高電平。當初始化pet探測器模塊101的工作狀態時，復位信號切換為低電平，從而復位pet探測器模塊內部的時序邏輯。

進一步地，如圖3所示，根據本發明的另一個實施例，當同時工作的pet探測器模塊201的數量大于12時，單個時鐘模塊的輸出能力已不足以滿足需求。此時，時鐘分配裝置包括多個時鐘模塊的級聯，此處的級聯是指一種連接方式，即主機的輸出連接到從機的輸入。每個時鐘模塊上均預留一個用于同步時鐘/復位信號輸入的輸入連接器，該輸入連接器和用于輸出的輸出連接器的型號相同。當同時工作的pet探測器模塊201數量大于12小于等于144時，需要兩級級聯。其中，取一個時鐘模塊210，將其滑動開關撥到左側，作為主機；其余的時鐘模塊211、212、213的滑動開關撥到右側，作為從機。將主機210的輸出連接器和從機211、212、213的輸入連接器用線纜一對一連接，然后將從機211、212、213的輸出連接器連接至各個pet探測器模塊201的輸入連接器，如圖3中實線箭頭所示。在pet探測器模塊201正常工作時，主機210輸出的時鐘信號通過線纜不間斷地發送至從機211、212、213，再經由從機211、212、213通過線纜不間斷地發送至各個pet探測器模塊201。在pet探測器模塊201正常工作時，復位信號一直維持在相對的高電平，當初始化pet探測器模塊201的工作狀態時，復位信號切換為低電平，以復位pet探測器模塊內部的時序邏輯。

更進一步地，如圖4所示，根據本發明的又一個實施例，當同時工作的pet探測器模塊的數量大于144時，兩級級聯組成的時鐘分配裝置的輸出能力已不足以滿足需求，此時需要相應地增加級聯，比如圖4中的三級級聯，可支持最多1728個pet探測器模塊301，完全能夠滿足搭建臨床pet的需求。具體地，取一個時鐘模塊310，將其滑動開關撥到左側，作為主機；其余的時鐘模塊311、312、313、321、322、323的滑動開關撥到右側，作為從機，其中，時鐘模塊311、312、313作為第一從機，時鐘模塊321、322、323作為第二從機，主機310的輸出連接器和第一從機311、312、313的輸入連接器采用線纜一對一連接，第一從機311、312、313的輸出連接器和第二從機321、322、323的輸入連接器采用線纜一對一連接，第二從機321、322、323的輸出連接器連接到各個pet探測器模塊301的輸入連接器，如圖4中實線箭頭所示。在pet探測器模塊301正常工作時，主機輸出的時鐘信號通過線纜不間斷地發送到從機，再經由從機通過線纜不間斷地發送到pet探測器模塊。在pet探測器模塊301正常工作時，復位信號一直維持高電平，當初始化pet探測器模塊的工作狀態時，復位信號切換為低電平，以復位pet探測器模塊內部的時序邏輯。本領域技術人員應當理解的是，本發明中的級聯可繼續增加至所需的通道數量，并不局限于三級級聯。

在本發明的一個實施例中，第一時鐘扇出緩沖器采用adclk954型，其具有兩對差分輸入端和十二對差分輸出端，兩對差分輸入端分別為差分輸入端131和差分輸入端132，十二對差分輸出端分別與十二個輸出連接器70連接；第二時鐘扇出緩沖器采用adclk944型，其具有一對輸入端口和四對輸出端口，其中在圖1的實施例中只用到了兩對輸出端口，分別連接fpga芯片的引腳38和第一時鐘扇出緩沖器的差分輸入端132，另外兩對輸出空置。

本發明提供的用于數字化pet探測器的時鐘分配裝置，具有以下優點：

第一，本發明采用模塊化設計，其基本單位是時鐘模塊，時鐘模塊與時鐘模塊之間可進行級聯，形成樹狀結構以提供更多輸出，可擴展性強，用戶可根據不同的應用場景，配置不同數量的時鐘模塊以搭建合適的時鐘分配裝置，從而最優化成本。

第二，本發明的時鐘分配裝置輸出的時鐘信號或者復位信號的數目不僅局限于1728，還可擴展為任何所需的數目，遠超現有技術。

第三，在任何情況下，時鐘分配裝置輸出的時鐘信號同步，復位信號同步，而且時鐘信號和復位信號之間也同步。

第四，該時鐘分配裝置輸出的時鐘信號為高速差分電平，符合lvpecl電平標準，低噪聲，低抖動。

第五，時鐘分配裝置輸出的時鐘信號的頻率、占空比、相移以及復位信號的持續時間可通過千兆以太網接口或串口進行調整，運行狀態信息也可通過這些接口獲取。以上所述的，僅為本發明的較佳實施例，并非用以限定本發明的范圍，本發明的上述實施例還可以做出各種變化。即凡是依據本發明申請的權利要求書及說明書內容所作的簡單、等效變化與修飾，皆落入本發明專利的權利要求保護范圍。本發明未詳盡描述的均為常規技術內容。