專利名稱：使用存儲器控制器的魯棒存儲器鏈路測試的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的實施例是針對存儲器鏈路測試，并且更具體地，針對魯棒的統(tǒng)一電測試 (REUT)。
背景技術(shù)：
對來自存儲器控制器的存儲器鏈路進(jìn)行電測試包含了基于設(shè)計而改變的特別特性，并且經(jīng)常是軟件密集型的，且運行起來非常耗時。必須針對每個設(shè)計重寫電驗證工具， 這是因為沒有通用的配置規(guī)范。此外，過去的設(shè)計的存儲器測試鉤子(hook)未被構(gòu)建在存儲器控制器的標(biāo)準(zhǔn)功能路徑中，因此必須構(gòu)造測試來模擬針對各個節(jié)(knob)的配置設(shè)置， 例如時序、頁策略、刷新速率和功率節(jié)省。


當(dāng)結(jié)合附圖來閱讀時，根據(jù)以下對布置和示例性實施例的詳細(xì)描述以及權(quán)利要求，對本發(fā)明的以上及更好的理解會變得顯而易見，其中所述詳細(xì)描述、權(quán)利要求和附圖均構(gòu)成本發(fā)明的公開的一部分。盡管以上和以下所寫的和示出的公開內(nèi)容集中于公開本發(fā)明的布置和示例性實施例，但是應(yīng)當(dāng)清楚地理解，這些布置和示例性實施例僅僅是舉例說明和示例，并且本發(fā)明并不限于此。圖1是示出了 DDR REUT數(shù)據(jù)塊的電路圖；圖2是示出了用于模式生成的大緩沖器構(gòu)思的電路圖；圖3是圖2中示出的線性反饋移位寄存器(LFSR)的任意布爾組合的查找表；圖4是示出了可以如何同時在不同通路上使用多種類型的模式的表；圖5是示出了用于對控制任何GDDR引腳上的獨特模式的任何布爾函數(shù)進(jìn)行編程的擴(kuò)展緩沖器的框圖；圖6是樽式輸出的真倌表；圖7是由M/N發(fā)生器生成的波形的例子；圖8是示出了高級地址模式生成的框圖；圖9是示出了包括交替段和連續(xù)段的內(nèi)部地址的圖；圖10是示出了包括存儲體、頁和列比特的地址寬度的圖；以及圖11是示出了高級模式生成的框圖。
具體實施例方式貫穿本說明書提及“一個實施例”或“實施例”表示結(jié)合該實施例描述的特定特征、 結(jié)構(gòu)或特性包括在本發(fā)明的至少一個實施例中。因此，貫穿本說明書在各個地方出現(xiàn)短語 “在一個實施例中”或“在實施例中”未必都是指同一實施例。此外，在一個或多個實施例中可以用任何合適的方式來組合所述特定特征、結(jié)構(gòu)或特性。根據(jù)本發(fā)明的一個實施例，對存儲器鏈路的REUT(魯棒的統(tǒng)一電測試)解決了以上討論的所有問題，并且導(dǎo)致了測試、工具開發(fā)和調(diào)試呈量級加速。此外，它提供了具有足夠性能的、由BIOS用來訓(xùn)練參數(shù)的訓(xùn)練鉤子和在過去的實現(xiàn)中不可能提供的條件。已經(jīng)開發(fā)了 “REUT”架構(gòu)來促進(jìn)互連內(nèi)建自測試(IBIST)技術(shù)的標(biāo)準(zhǔn)化。REUT通過長期存在的PCI編程模型來標(biāo)準(zhǔn)化寄存器組以及相關(guān)聯(lián)的對這些寄存器進(jìn)行訪問的機(jī)制。定義PCI函數(shù)提供了部件實現(xiàn)和工具開發(fā)之間的干凈分離。連同附帶的標(biāo)準(zhǔn)寄存器組一起建立PCI標(biāo)準(zhǔn)編程模型提供了使得能夠長期進(jìn)行軟件重用所必須的基礎(chǔ)結(jié)構(gòu)。現(xiàn)在參考圖1，REUT包括專用的地址和數(shù)據(jù)生成硬件，其使用標(biāo)準(zhǔn)的存儲器控制器調(diào)度器路徑來向DRAM發(fā)布請求。還定義了軟件接口來控制該硬件。這種編程接口有意地足夠通用以在產(chǎn)品之間保持一致性，從而使得各產(chǎn)品系列之間的工具重新編碼工作最小化。REUT的主要測試機(jī)制是使用回送(Ioopback)來對鏈路或dram錯誤進(jìn)行測試。DDR 鏈路回送是通過向存儲器發(fā)布具有已知數(shù)據(jù)模式的寫操作來實現(xiàn)的。稍后對該位置進(jìn)行讀回，并且針對每個比特來檢驗該模式以確定是否在從存儲器控制器的發(fā)送側(cè)到接收側(cè)的數(shù)據(jù)路徑中的某處發(fā)生了任何錯誤。在測試期間將每個比特的錯誤信息存儲在寄存器中，并且將這些結(jié)果一起進(jìn)行或運算(OR)以產(chǎn)生全局錯誤指示，在檢驗結(jié)果時，該全局錯誤指示能夠用于減少測試時間。該硬件的地址生成部分能夠以DDR接口所允許的最大速率生成存儲器讀請求和寫請求。這種最大速率對于獲得測試加速以及允許最壞的情況被瞄準(zhǔn)是有益的。所有請求都是利用DRAM地址映射方案中指定的地址作出的。通道上的列(rank)和頁可以被指定為測試的目標(biāo)。請求發(fā)生器可以被配置為在列和頁之間來回進(jìn)行請求，以實踐DRAM轉(zhuǎn)向 (turnaround)情況。例如，為了命中2列之間的所有轉(zhuǎn)向，將發(fā)布以下序列WriteRankO WriteRankl ReadRankO ReadRankl repeat可以以線性方式或使用線性反饋移位寄存器(LFSR)來生成地址，以實踐存儲器地址信號。可以連同循環(huán)計數(shù)一起指定連續(xù)向一個列發(fā)布的DRAM讀和寫的數(shù)量，其中該循環(huán)計數(shù)指定測試將運行多久。循環(huán)計數(shù)是指數(shù)級的，使得運行時間與2~ (循環(huán)計數(shù))成比例。在該設(shè)計的IO部分的專用路徑中生成數(shù)據(jù)，但是這可以不是對本發(fā)明的要求。使用模式緩沖器和LFSR的組合來生成數(shù)據(jù)，所述模式緩沖器和LFSR是通過寄存器控制的，以創(chuàng)建ISI、串?dāng)_和共振效應(yīng)的不同組合。緩沖器選擇寄存器可用于指定針對每個比特如何創(chuàng)建數(shù)據(jù)模式。通過使用掩碼矢量來指定要反轉(zhuǎn)的比特，針對每個比特的通路反轉(zhuǎn)也是可用的。通過在存儲器控制器中、在平臺上或在dimm中建立電參數(shù)并運行REUT測試來進(jìn)行電參數(shù)邊際界定(margining)。這些電參數(shù)一般控制對IO信號進(jìn)行采樣時的時序或電壓。可以對值范圍進(jìn)行掃描以向用戶提供眼圖(eye diagram)的完整圖片。可以針對諸如轉(zhuǎn)向時序、終結(jié)設(shè)置或甚至讀取CAS延遲設(shè)置等的協(xié)議參數(shù)來進(jìn)行同樣的REUT測試掃描。這可以由BIOS用來通過使轉(zhuǎn)向或延遲最小化來優(yōu)化性能。它還被證明是珍貴的調(diào)試工具。REUT測試能夠在由BIOS編程的實際設(shè)置下運行以迅速地得到關(guān)于故障的性質(zhì)的反饋。本發(fā)明的實施例真正解決了若干問題
1. Bios 訓(xùn)練2. Dimm邊際界定3.電驗證測試時間4.存儲器控制器測試和調(diào)試
5. HVM測試和篩查能力其它實現(xiàn)僅解決上面所列的問題中的一個或兩個。它們通常使用基于CPU的軟件測試或基本硬件(其允許用戶編程要在DDR鏈路上驅(qū)動的短序列)來解決這些問題。尚未證明基于軟件的方法在跨平臺和CPU設(shè)計上是可靠的。由于注入事務(wù)的地方 (CPU核)與REUT(在存儲器控制器內(nèi)部)之間的距離，對事務(wù)的時序和順序也只存在有限的控制。這種在測試行為中控制和可變性上的缺乏、以及軟件方法的增加的測試時間使得軟件方法與REUT相比較不令人滿意并且較為低效。允許指定短序列的特別硬件通常并不遵循存儲器協(xié)議，并且迫使程序員模擬DRAM 控制器的協(xié)議設(shè)置。在REUT中使用實際的協(xié)議設(shè)置，因此這并不是限制，或不會增加編程復(fù)雜性。這還允許使用REUT來調(diào)試協(xié)議邏輯和設(shè)置。因為先前的方法要求對用于測試的短序列進(jìn)行多次編程，因此軟件的開銷成為測試時間的大部分。而對于REUT來說，情況并不是這樣的，因為可以使用最少的預(yù)先編程來建立很長的、獨特的測試。本文描述的REUT允許用戶指定被直接注入到存儲器控制器的協(xié)議層的業(yè)務(wù)。這允許在真實時序和設(shè)置的情況下運行測試。REUT還具有專用硬件，其指定長數(shù)據(jù)序列，而沒有編程開銷。命令和數(shù)據(jù)生成硬件的組合以及注入和檢驗事務(wù)的方式對REUT機(jī)制來說是獨特的。通用編程接口和專用硬件的大部分在當(dāng)前解決方案中并沒有出現(xiàn)。本發(fā)明的一個優(yōu)點是接口通過標(biāo)準(zhǔn)協(xié)議層來調(diào)度進(jìn)行測試所需要的讀和寫事務(wù)。在當(dāng)前的解決方案中， 也并不存在通過能夠指定由硬件序列化的長的、獨特的測試來獲得減少的測試時間。REUT具有廣泛的使用范圍，包括bios訓(xùn)練、DMM邊際界定、HVM測試和電鏈路驗證。它使得能夠在BIOS中實現(xiàn)新功能，這些功能允許客戶在制造環(huán)境中篩查其dimm，這節(jié)省了客戶的金錢并且增加了處理器的價值。DDR鏈路測試時間足夠小以使得能夠?qū)崿F(xiàn)bios 功能，諸如圍繞鏈路電問題進(jìn)行訓(xùn)練。在本發(fā)明的另一實施例中，DDR互連的穩(wěn)定性有利于平臺功能和對OS的引導(dǎo)。隨著DDR頻率增加到1600MTS以及更高，需要更高級的訓(xùn)練電路來優(yōu)化時序。本文描述的一種新的“高級數(shù)據(jù)模式生成”方法提供了高級訓(xùn)練能力，從而能夠?qū)崿F(xiàn)更快的平臺DDR頻率 (1600MTS以及更高)。當(dāng)前的訓(xùn)練生成電路的一個問題是要么它們太簡單(例如，僅生成“1010”的翻轉(zhuǎn)序列(toggle))，要么就是它們的實現(xiàn)需要太多的硅面積(例如，在每個通路后面放置一個模式發(fā)生器)。本發(fā)明的實施例介紹了一種新的“高級數(shù)據(jù)模式生成”方法，其通過只使用3個相對小的23比特LFSR生成復(fù)雜的偽隨機(jī)數(shù)來解決以上的兩個問題。這種新方法的一個優(yōu)點是與必須在全部通路上復(fù)制相同的模式的當(dāng)前生成方法相比，每個通路(在圖中具有72個)能夠具有獨特的模式。這是通過重用寫數(shù)據(jù)緩沖器 (WDB)來實現(xiàn)的，所述寫數(shù)據(jù)緩沖器(WDB)正常地將數(shù)據(jù)緩存到72比特寬的功能路徑。
現(xiàn)在參考圖2，示出了“大緩沖器(WDB)構(gòu)思”。如圖2中所示，矩形是大緩沖器。在這種情況中，它包括32個高速緩存行的深度，并且每個高速緩存行在時間上是8比特深。通常，一個高速緩存行可在任何給定時間被訪問，并且它是512比特寬。針對DDR接口，8 1 的Mux將數(shù)據(jù)串行化為72比特寬。8 1的Mux背后的標(biāo)準(zhǔn)控制是對0、1、2、3、4、5、6、7、 0、1、2、3……進(jìn)行計數(shù)的線性計數(shù)器。在新的操作模式中，該線性計數(shù)器被LFSR和M/N替代，因此3比特的序列將不再是線性的。如在圖3中所示出的，WDB是大緩沖器，其可以包含LFSR1、LFSR2和LFSR3的任意布爾組合的查找表。為了查看其在單個通路上是如何工作的，假設(shè)如果一個特定DDR通路的WDB在時間上的8比特被編程為下表的真值表“模式·”，則將在該DDR通路的輸出處實現(xiàn) Lfsr1^Lfsr2, Lfsr3 的異或(xor)。圖4的例子示出了可以如何同時在不同通路上使用多種模式。下表中的每一個單元包含一個通路在時間上的8比特。如上面所指出的，可以針對每個通路生成復(fù)雜的模式。 因為大緩沖器(WDB)包含足夠的空間來保存每個通路的獨特比特，所以現(xiàn)在能夠通過簡單地改變對WDB的編程由獨特模式來驅(qū)動DDR互連的所有72個通路。大緩沖器(WDB)和用于控制8 1的mux的三個LFSR的組合提供了強(qiáng)大的數(shù)據(jù)模式生成能力，而沒有增加太多的硅面積。在本發(fā)明的另一實施例中，對于集成的或離散的圖形單元來說，圖形雙倍數(shù)據(jù)速率(⑶DR)互連的穩(wěn)定性對于平臺功能是很重要的。隨著⑶DR頻率增加到幾千兆赫以及更高，需要更高級的訓(xùn)練和互連診斷電路來優(yōu)化時序。新的“高級數(shù)據(jù)模式生成”方法提供了高級的訓(xùn)練和互連診斷能力，因此能夠?qū)崿F(xiàn) GDDR頻率(幾千兆赫)以及具有集成的和離散的圖形單元的下一代平臺。當(dāng)前的訓(xùn)練生成電路的一個問題是要么它們太簡單(例如，僅生成“1010”的翻轉(zhuǎn)序列)，要么就是它們的實現(xiàn)需要太多的硅面積(例如，在每個通路后面放置一個模式發(fā)生器)O本發(fā)明的實施例介紹了一種新的“高級數(shù)據(jù)模式生成”方法，其通過生成復(fù)雜的偽隨機(jī)數(shù)，同時通過只增加一個M/N發(fā)生器和一個32比特移位寄存器來使硅面積最小化，來解決以上兩個問題。這種新方法的優(yōu)點是能夠在所有通路上生成更寬、更深和更豐富的模式。現(xiàn)在參考圖5和圖6，假設(shè)如果一個特定⑶DR通路在時間上的8比特被保存在8 比特緩沖器中，并且被編程為下表的真值表“模式，那么將在該GDDR通路的輸出處實現(xiàn) SG1、SG2、SG3的異或。如果SG1、SG2、SG3是用M/N發(fā)生器混合的不同偽隨機(jī)模式(例如，LFSR 輸出)，那么該⑶DR通路上的最終輸出模式將是LFSRl XOR LFSR2 XOR M/N。擴(kuò)展緩沖器現(xiàn)在，將上面的LUT構(gòu)思擴(kuò)展到32比特緩沖器和5比特MUX選擇信號所控制的32 1的MUX，現(xiàn)在每個⑶DR通路可以由上圖中示出的“擴(kuò)展緩沖器”來控制， 其可以用于實現(xiàn)所有五個功能體(兩個64比特模式緩沖器、兩個LFSR和一個M/N發(fā)生器) 的任何真值表函數(shù)。圖5和圖6中示出了八個⑶DR通路，因此有八個32比特擴(kuò)展緩沖器。連接這八個擴(kuò)展緩沖器以形成一個移位寄存器，從而提供在8個通路上對模式進(jìn)行移位的能力。LFSR 在特定位置具有反饋的23比特移位寄存器，用于生成最大運行長度的獨特的、不重復(fù)的模式。M/N發(fā)生器M/N發(fā)生器生成三相。前指示器(precursor)為“低”，并且能夠通過寄存器控制前指示器的長度，“M”是指指示器并且同樣能夠通過寄存器控制長度。最后，“N” 是指后指示器(postcursor)，具有時間上的“N”比特的運行長度。圖7示出了 M/N發(fā)生器能夠生成的一些波形。通路反轉(zhuǎn)除了上面的內(nèi)容以外，通路反轉(zhuǎn)控制能夠?qū)⑻囟ㄍ窂摹皹?biāo)準(zhǔn)”模式進(jìn)行反轉(zhuǎn)。驅(qū)動DC 驅(qū)動DC用于控制一通路將具有DC “1”還是“0”，而不是上面的“標(biāo)準(zhǔn)”模式。根據(jù)實施例，用在32個通路的每一個上都是獨特的復(fù)雜模式(LFSR)來訓(xùn)練⑶DR， 同時硅面積增加最小。在管芯上提供高級互連診斷模式。“擴(kuò)展緩沖器”和用于控制32 1 的mux的5個功能體(兩個LFSR、兩個64比特模式緩沖器和一個M/N發(fā)生器)的組合提供了用于訓(xùn)練和互連診斷的強(qiáng)大數(shù)據(jù)模式生成能力。在本發(fā)明的另一實施例中，DDR互連的穩(wěn)定性對于平臺功能和對OS的引導(dǎo)是很重要的。隨著DDR頻率增加到1600MTS以及更高，需要更高級的訓(xùn)練電路來優(yōu)化時序。本領(lǐng)域的當(dāng)前狀態(tài)不能用全帶寬最壞情況模式來對地址引腳進(jìn)行施壓(stress)， 這是因為DDR3規(guī)范并未提供用于訓(xùn)練或邊際界定CMD/地址引腳的任何顯式鉤子。因此， 必須被迫使用功能模式，并且CMD/地址必須在協(xié)議上100%符合DDR規(guī)范。然而，要求協(xié)議符合使得用簡單模式發(fā)生器創(chuàng)建最壞情況模式更加困難。針對該問題的先前方法不能夠在總線上同時創(chuàng)建最壞情況功率傳送、ISI、共振和串?dāng)_噪聲。例如，對于簡單的硬件發(fā)生器來說甚至很難使CMD/地址總線的帶寬在超過幾個周期內(nèi)一直完全飽和。缺少這種命中最壞情況模式的能力影響著整個系統(tǒng)的頻率、性能和調(diào)試能力。根據(jù)實施例，一種新的“高級地址模式生成”方法提供了高級的訓(xùn)練能力，因此能夠?qū)崿F(xiàn)更快的平臺DDR頻率(1600MTS以及更高)。當(dāng)前的訓(xùn)練生成電路的一個問題是要么它們太簡單(例如，僅生成“1010”的翻轉(zhuǎn)序列)，要么就是它們的實現(xiàn)需要太多的硅面積 (例如，在每個通路后放置一個模式發(fā)生器)。實施例介紹了一種新的“高級地址模式生成”方法。這種新方法的一個優(yōu)點是，能夠用最壞情況模式以全帶寬對DDR地址引腳進(jìn)行施壓。此外，可以在訓(xùn)練的同時通過隨機(jī)地打開和關(guān)閉頁來對DIMM功率傳送系統(tǒng)進(jìn)行施壓。現(xiàn)在參考圖8，其是根據(jù)一個實施例的包括如下所討論的功能塊的框圖。關(guān)于調(diào)度器的基本情況該調(diào)度器的目的是控制DDR事務(wù)的時序。協(xié)議級刷新、 讀、寫周期都是通過該調(diào)度器進(jìn)行“調(diào)度”的，其已經(jīng)被驗證為是協(xié)議符合的。關(guān)于確定性發(fā)生器的基本情況確定性發(fā)生器僅僅是存儲N個地址的環(huán)形FIFO。 在任意給定時間，N個地址中的1個地址將被發(fā)送到調(diào)度器。確定性發(fā)生器能夠生成緊挨著的頁周期和緊挨著的列周期，從而命中最壞情況下的轉(zhuǎn)向時間。關(guān)于隨機(jī)頁發(fā)生器的基本情況雖然確定性發(fā)生器能夠依次應(yīng)用N個被精確控制的地址，以在DIMM上增加更多的功率干線壓力(power rail stress)，但是“隨機(jī)頁發(fā)生器” 能夠生成針對其它未使用的存儲體(bank)的隨機(jī)打開和關(guān)閉頁請求。這是很重要的，因為與存儲器控制器不同，最壞情況下的DRAM功率傳送在繁重的IO業(yè)務(wù)負(fù)載的情況下并不發(fā)生。相反，在DRAM中，最高dl/dT和電源噪聲是由頁打開和關(guān)閉請求所產(chǎn)生的。該方案還允許對打開/關(guān)閉請求的頻率進(jìn)行控制，并且能夠瞄準(zhǔn)DIMM功率傳送網(wǎng)絡(luò)中的不同共振頻率。如何實現(xiàn)DDR CMD/ADDR線路上的全帶寬當(dāng)調(diào)度器沒有忙于在DDR總線上發(fā)布命令時，協(xié)議允許無操作(NoOp)或取消選定(Deselect)命令出現(xiàn)在該總線上。在這種情況中，與無操作相關(guān)聯(lián)的實際地址比特可以是任意的，其將被DRAM忽略。填滿全帶寬的一個方法是將兩個LFSR附加到無操作/取消選定地址生成的后面。這實質(zhì)上是對真實的地址命令創(chuàng)建了 “有噪聲的”前指示器和后指示器。將所有這些元件組合到圖8的圖中，本發(fā)明能夠通過兩個LFSR創(chuàng)建DDR地址命令引腳上的全帶寬業(yè)務(wù)，精確地生成要施壓的頁和列，對DIMM上的功率傳送系統(tǒng)進(jìn)行施壓， 并且用無操作/取消選定業(yè)務(wù)來保持互連噪聲，以及命中總線上的各種ISI/Xtalk情形。所有這些放在一起形成了強(qiáng)大的高級訓(xùn)練電路，其能夠迅速地對互連進(jìn)行施壓以實現(xiàn)最佳訓(xùn)練結(jié)果，從而能夠?qū)崿F(xiàn)更高的DDR頻率。根據(jù)另一實施例，一種新的“高級地址模式生成”方法能夠依次應(yīng)用一地址范圍以及隨機(jī)地在一地址范圍間跳轉(zhuǎn)，因此提供了優(yōu)化GDDR時序所需要的模式。這種新方法的一個優(yōu)點是它能夠應(yīng)用于可變的GDDR存儲器配置，而不需要改變硬件。參考圖9，所示出的圖描繪了關(guān)于內(nèi)部地址生成的基本情況。地址發(fā)生器將總是生成圖9中所示的內(nèi)部地址。總的內(nèi)部地址包括“交替”段和“連續(xù)”段。命名為交替段是因為該段的地址生成能夠在由寄存器編程的N個地址值之間交替。命名為“連續(xù)”段是因為該段能夠從開始地址到結(jié)束地址連續(xù)地計數(shù)，并且再次能夠由寄存器編程。連續(xù)段也能夠由LFSR生成以提供隨機(jī)地址。現(xiàn)在參考圖10，物理地址寬度包括N比特的存儲體寬度、M比特的頁寬度和0比特的列寬度。每個特定平臺在每次通電時可以具有不同的Ν、Μ、0值。因此，物理地址寬度取決于GDDR存儲器是如何存在的。顯然，必須存在某種形式的映射來在內(nèi)部地址和物理地址之間進(jìn)行轉(zhuǎn)換。因為物理地址寬度可以在每個電源周期改變，因此映射必須依賴于通電存儲器存在性檢測，或者是受寄存器控制的，并且在使用地址發(fā)生器之前被寫入正確值。圖11的圖中示出了映射邏輯。將所有這些元素組合在一起，現(xiàn)在該高級模式發(fā)生器能夠生成J比特的交替地址、K比特的線性或隨機(jī)地址，并且將其映射到任何Ν、Μ、0比特的物理地址。所有這些都能夠通過存儲器存在性檢測或寄存器重寫(override)來控制。結(jié)果就是非常靈活的并且可重用的地址模式發(fā)生器。本發(fā)明示出的實施例的以上描述，包括在摘要中所描述的內(nèi)容，并不是窮舉的或是要將本發(fā)明限制到所公開的精確形式。雖然出于舉例說明的目的而在本文中描述了本發(fā)明的特定實施例和例子，但是相關(guān)領(lǐng)域的技術(shù)人員將意識到，在本發(fā)明的范圍內(nèi)進(jìn)行各種等同的修改也是可能的。可以依照以上的詳細(xì)描述對本發(fā)明作出這些修改。在后面的權(quán)利要求中使用的術(shù)語不應(yīng)當(dāng)被解讀為將本發(fā)明限制為在說明書和權(quán)利要求中所公開的特定實施例。相反，本發(fā)明的范圍完全由后面的權(quán)利要求來確定，所述權(quán)利要求應(yīng)當(dāng)根據(jù)已經(jīng)建立的權(quán)利要求解釋原則來解讀。
權(quán)利要求
1.一種方法，包括向存儲單元發(fā)布具有已知數(shù)據(jù)模式的寫命令； 從所述存儲單元讀回數(shù)據(jù)；針對每個比特檢驗所讀回的具有所述已知數(shù)據(jù)模式的數(shù)據(jù)，以確定是否出現(xiàn)了任何錯誤；將每個比特的錯誤信息存儲在寄存器中；以及對所述每個比特的錯誤信息進(jìn)行或運算，以產(chǎn)生全局錯誤指示。
2.一種裝置，包括緩沖器，其深度為第一多個高速緩存行，并且每個高速緩存行在時間上的深度為第二多個比特；連接到所述緩沖器的MUX，用于串行化來自所述緩沖器的數(shù)據(jù)；以及多個線性移位寄存器，用于向所述MUX提供選擇比特。
3.一種用于在雙倍數(shù)據(jù)速率(DDR)地址命令引腳上創(chuàng)建全帶寬業(yè)務(wù)的方法，包括 調(diào)度器，用于向命令引腳調(diào)度實際地址信息；無操作生成電路，用于在所述調(diào)度器空閑時為所述命令引腳生成隨機(jī)地址；以及連接到所述無操作生成電路的多個線性反饋移位寄存器(LFSR)。
4.一種用于存儲器地址模式生成的方法，包括 將總地址寬度劃分成第一段和第二段；為所述總地址的所述第一段提供用于存儲交替地址模式的寄存器；以及為所述總地址的所述第二段提供從開始地址到結(jié)束地址連續(xù)地進(jìn)行計數(shù)的計數(shù)器。
全文摘要
介紹了用于存儲器鏈路的REUT(魯棒的統(tǒng)一電測試)，其加速了測試、工具開發(fā)和調(diào)試。此外，它提供了具有足夠性能的、由BIOS用來訓(xùn)練參數(shù)的訓(xùn)練鉤子和在過去的實現(xiàn)中不可能提供的條件。還公開了地址模式生成電路。
文檔編號G11C29/10GK102483957SQ201080026563
公開日2012年5月30日 申請日期2010年12月10日 優(yōu)先權(quán)日2009年12月31日
發(fā)明者B·L·斯普賴, B·奎爾巴赫, C·D·盧卡斯, C·E·容克爾, C·P·莫扎克, D·G·艾利斯, J·J·內(nèi)耶德洛, J·托利伊爾, P·亞伯拉罕, R·加塔, T·Z·舍恩博恩, Z·格林菲爾德 申請人:英特爾公司