專利名稱：：晶體管系存儲器單元及相關的操作方法
技術領域：
：本說明書中所揭示的標的發明實施例大體上是關于存儲器單元、存儲器裝置、和相關的操作方法。詳言之，本標的發明的實施例是關于無負載靜態隨機存取存儲器(SRAM)單元。
背景技術：
：因為結合了速度、低電源、和不需要更新(refresh)的優點，SRAM被使用于半導體和計算機工業。因為SRAM單元的晶體管能夠較電容器的充電和放電更快速切換，因此相較于動態隨機存取存儲器(DRAM)單元能夠更快速寫入和讀出信息。典型的SRAM單元包含二個或更多個交叉耦接(cross-coupled)的驅動晶體管和存取晶體管，該存取晶體管控制經由字線對該驅動晶體管的存取。一些SRAM單元使用二個存取晶體管和四個驅動晶體管，而這些SRAM單元已知為6T單元。其它的SRAM單元使用二個存取晶體管和二個驅動晶體管，而這些SRAM單元已知為4T單元。4TSRAM單元已獲得青睞，因為他們較6TSRAM單元需要較少的實體空間(每單位存儲器)。
發明內容于本文中提供存儲器的實施例。存儲器單元包含第一晶體管，該第一晶體管具有對應于該存儲器單元的字線的第一柵極端；第一源極/漏極端，對應于該存儲器單元的第一位線；以及第一漏極/源極端，對應于該存儲器單元的第一儲存節點。該存儲器單元亦包含第二晶體管，具有對應于該存儲器單元的字線的第二柵極端；第二源極/漏極端，對應于該存儲器單元的第二位線；以及第二漏極/源極端，對應于該存儲器單元的第二儲存節點。該存儲器單元亦包含第三晶體管和第四晶體管。該晶體管具有耦接至該第二儲存節點的第三柵極端、耦接至該第一儲存節點的第三漏極端、對應于參考電壓的第三源極端、和直接連接至該第三柵極端的第三主體端。該第四晶體管具有耦接至該第一儲存節點的第四柵極端、耦接至該第二儲存節點的第四漏極端、對應于參考電壓的第四源極端、和直接連接至該第四柵極端的第四主體端。本發明亦提供一種操作存儲器裝置的方法。該方法提供一種存儲器單元，該存儲器單元具有第一PMOS存取晶體管、第二PMOS存取晶體管、第一NMOS驅動晶體管、和第二NMOS驅動晶體管。該第一PMOS存取晶體管具有耦接至該存儲器裝置的字線的第一柵極端、耦接至該存儲器裝置的第一位線的第一源極/漏極端、以及對應于該存儲器單元的第一儲存節點的第一漏極/源極端。該第二PMOS存取晶體管具有耦接至該字線的第二柵極端、耦接至該存儲器裝置的第二位線的第二源極/漏極端、以及對應于該存儲器單元的第二儲存節點的第二漏極/源極端。該第三NMOS驅動晶體管具有耦接至該第二漏極/源極端的第三柵極端、耦接至該第一漏極/源極端的第三漏極端、耦接至參考電壓的第三源極端、以及直接連接至該第三柵極端的第三主體端。該第四NMOS驅動晶體管具有耦接至該第一漏極/源極端的第四柵極端、耦接至該第二漏極/源極端的第四漏極端、耦接至參考電壓的第四源極端、以及直接連接至該第四柵極端的第四主體端。該方法繼續進入存儲器單元的待機狀態。通過在該字線確立引發漏電電壓、于該第一位線確立第一待機電壓、和于該第二位線確立第二待機電壓，而達成此待機狀態。該第一待機電壓高于該引發漏電電壓，該第二待機電壓高于該引發漏電電壓。本發明亦提供一種操作無負載4T存儲器單元于待機狀態的方法。該存儲器單元包含二個PMOS存取晶體管和二個交叉耦接的NMOS驅動晶體管，各NMOS驅動晶體管的柵極端直接連接至其主體端，以及各NMOS驅動晶體管的源極端耦接至接地。該方法包含于存儲器單元的該字線確立引發漏電電壓，該字線耦接至該PMOS存取晶體管的該柵極端，其中該引發漏電電壓導致該PMOS存取晶體管產生漏電流；于該存儲器單元的第一位線確立第一待機電壓，該第一位線耦接至該二個PMOS存取晶體管的其中一個的第一源極/漏極端，該第一待機電壓高于該引發漏電電壓；以及于該存儲器單元的第二位線確立第二待機電壓，該第二位線耦接至該二個PMOS存取晶體管的另一個的第二源極/漏極端，該第二待機電壓高于該引發漏電電壓。提供此概述以引介于簡化形式的選擇的概念，該概念進一步說明于下列詳細說明中。此概述并不欲確認申請專利標的內容的關鍵特征或者本質特征，亦不欲用來作為支持判定申請專利標的內容的范圍。通過參照詳細說明和權利要求并考慮結合下列圖式而獲得標的內容的更完全了解，其中遍及各圖中相似的組件符號參照相似的組件。圖1為SRAM存儲器系統的范例實施例的示意圖；圖2為無負載4TSRAM單元的范例實施例的示意圖；圖3為描繪圖2的無負載4TSRAM單元的讀取/寫入狀態的示意圖；圖4為描繪圖2的無負載4TSRAM單元的待機狀態的示意圖，具有導致存取晶體管關斷的字線電壓；圖5為描繪于無負載4TSRAM單元的儲存節點的理想待機電壓特性的圖標；圖6為描繪于圖4中所示無負載4TSRAM單元的儲存節點的待機電壓特性的圖標；圖7為描繪圖2的無負載4TSRAM單元的待機狀態的示意圖，具有導致存取晶體管的漏電操作的減少的字線電壓；以及圖8為描繪于圖7中所示無負載4TSRAM單元的儲存節點的待機電壓特性的圖標。具體實施例方式在本質上，下列詳細的描述僅為示范而非用以限制本標的
發明內容或應用的具體實施，和此等實施例的使用。在此使用「示范(exemplary)」一詞，意指「充當一范例、例證或說明」。任何在此描述為范例的具體實施例，不必然被解釋為最佳或較其它具體實施例更為有利者。此外，并無意受出現于前述的
技術領域：
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背景技術：
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發明內容或下列詳細描述的任何表述或隱含原理所束縛。本文中說明的工藝和技術能夠以功能和/或邏輯的區塊組件、和參考操作的符號5表示、處理任務、和可由各種計算組件或裝置實施的功能方面來作說明。應該了解到顯示于圖式中的各種方塊組件可以通過配置來實施該特定功能的任何數目的硬件、軟件、和/或固件組件而實現。例如，系統或組件的實施例可以使用各種集成電路組件，例如，存儲器組件、數字訊號處理組件、邏輯組件、查閱表(look-uptable)等，該等組件可在一個或多個微處理器或其它控制裝置的控制下實施各種功能。為了簡潔的目的，相關于晶體管設計和制造的習知技術、存儲器裝置的控制、存儲器單元讀取和寫入、以及裝置和系統的其它的功能態樣(以及裝置和系統的個別操作組件)也許于本文中不予詳細說明。再者，顯示于本文中所包含的各種圖式中的連接線欲表示范例功能關系和/或各種組件之間的實際耦接。應注意到于本發明的實施例中可表現許多的替換或額外的功能關系或實際的連接。如本文中所使用的，“節點(node)”意指任何的內部或外部參考點、連接點、接面、訊號線、導電組件等，于此節點表現出所給予的訊號、邏輯位準、電壓、資料樣式、電流、或數量。再者，可通過一個實際的組件而實現二個或多個節點(以及二個或多個訊號能被多任務處理、調變或被區別，即使是在共同節點被接收或輸出)。下列的說明提到組件或節點或特征是“連接(connected)”或“耦接(coupled)”在一起。如本文中所使用者，除非明確地說明為其它意思，否則“耦接”意指一個組件/節點/特征是直接或間接結合到(或直接或間接連通(communicate))另一個組件/節點/特征，而不必然是以機械方式。同樣情況，除非明確地說明為其它意思，否則“連接”意指一個組件/節點/特征是直接結合到(或直接連通)另一個組件/節點/特征，而不必然是以機械方式。此外，于下列說明中亦可能使用某些術語僅為了參考的目的，因此并非意圖作限制。舉例而言，譬如“第一”、“第二”的名詞和其它的有關組件或特征的此類數值名詞，除非由上下文中清楚地表示，否則并不意指著順序或次序。圖1為SRAM存儲器系統100的范例實施例的示意表示。系統100以極度簡化的方式描繪，而系統100的實際的布局將典型包含圖1中未顯示的其它的組件、邏輯、組件、和特征。簡言之，系統100被適當配置成有助于寫入資料(位)至SRAM單元陣列102，以及從SRAM單元陣列102讀取資料(位)。在這方面，在SRAM單元陣列102內的存儲器單元能夠配置為無負載4TSRAM單元(如下文中更詳細說明)，其中各單元儲存相當于一位者(亦即，邏輯高值或狀態，或邏輯低值或狀態)。亦應了解到，能夠以任何數目的不同組構來實施SRAM單元陣列102，例如，于1，000至1，000，000個單元之間。此外，于SRAM單元陣列102中的單元可被分割成任何數目的區段(在實際的限制內)。系統100的例示的實施例包含字線選擇和控制模塊104以及感測放大器和譯碼器模塊106，各被操作地耦接至SRAM單元陣列102。這些模塊可與用于SRAM單元陣列102的地址譯碼器(未顯示)協作，該地址譯碼器能夠于施行于SRAM單元陣列102的各種操作(例如，寫入、讀取、待機)期間用來譯碼輸入和/或輸出(1/0)訊號。舉例而言，地址譯碼器能夠從系統控制器(未顯示)等接收地址總線信息。地址譯碼器使得系統100能夠使用字線和位線來選擇用于操作的單元，如由那些熟悉SRAM存儲器裝置者所充分理解。于是，系統100能夠運用已知的尋址和切換技術以于SRAM單元陣列102中選擇所希望的目標單元(或多個目標單元)用于寫入、讀取等。當需要時，使用字線選擇和控制模塊104來選擇SRAM單元陣列102的指定的字線，并且確立適當的字線電壓至選擇的字線。舉例而言，字線選擇和控制模塊104能夠選擇字線并且確立適當的電壓于選擇的字線(例如，寫入電壓以支持寫入操作、讀取電壓以支持讀取操作、待機電壓以支持待機操作等)。當需要時，使用感測放大器和譯碼器模塊106以選擇SRAM單元陣列102的指定的位線，以確立適當的位線電壓至選擇的位線(當適當時)，并且于讀取操作過程中感測/偵測位線電壓。于實務上，系統100使用感測放大器和譯碼器模塊106以編程SRAM單元陣列102中單元的位狀態和讀取SRAM單元陣列102中單元的編程的位狀態。系統100亦可以包含或者協作至少一個控制器(未顯示)，該控制器接收命令或指令用來引起待于本文中說明的相關于寫入、讀取、和其它操作的各種處理和任務。而且，相關于本文中揭示實施例說明的方法和演算的步驟可以用硬件、固件、由處理器執行的軟件模塊，或者他們的任何實際的組合直接實現。軟件模塊可以存在于RAM存儲器、閃存、ROM存儲器、EPROM存儲器、EEPROM存儲器、緩存器、硬盤機、可移動式碟機、CD-ROM、或于此技術中已知的任何其它形式的儲存媒體中。圖2為無負載4TSRAM單元200的范例實施例的示意圖。于某些實施例中，圖1中所示的SRAM單元陣列102包含多個這些SRAM單元200。SRAM單元200包含二個PMOS存取晶體管202/204和二個交叉耦接的NMOS驅動晶體管206/208。于某些實施例中，于SRAM單元200中的所有的晶體管形成在絕緣體上覆硅(SOI)襯底上。此有助于針對二個NMOS驅動晶體管206/208使用主體端連接(bodyterminalconnection)(下文中說明)。SRAM單元200包含字線210和二個位線212/214或者與字線210和二個位線212/214協作。于一般實施中，字線210將與多個SRAM單元共享。如此一來，能夠使用共同字線210以同時施加電壓至陣列中多個不同的SRAM單元。同樣情況，各位線212/214可以與多個其它的SRAM單元共享。于是，可以使用位線212/214以同時施加(或者感測)對應于陣列中多個不同的SRAM單元的電壓。PMOS存取晶體管202包含柵極端(或節點)220、源極/漏極端(或節點)222、和漏極/源極端(或節點)2對。本文中所用的術語“源極/漏極”和“漏極/源極”表示PMOS存取晶體管202的對稱性質。于此方面，若端子222對應于PMOS存取晶體管202的源極，則端子2M將對應于PMOS存取晶體管202的漏極。反之，若端子2M對應于PMOS存取晶體管202的漏極，則端子2M將對應于PMOS存取晶體管202的源極。于實作上，此處源極和漏極之間的區別并不重要，而PMOS存取晶體管于此情況使用為三端子裝置。柵極端220耦接至SRAM單元200的字線210。就此特定的實施例而言，柵極端220對應于字線210(而因此，柵極端220直接連接至字線210)。源極/漏極端222耦接至SRAM單元200的位線212。就此特定的實施例而言，源極/漏極端222對應于位線212(而因此，源極/漏極端222直接連接至位線21。漏極/源極端2M耦接至SRAM單元200的第一儲存節點226。就此特定的實施例而言，漏極/源極端2M對應于第一儲存節點226(而因此，漏極/源極端2M直接連接至第一儲存節點226)。另一個PMOS存取晶體管204包含柵極端(或節點)230、源極/漏極端(或節點)232、和漏極/源極端(或節點)234。柵極端230耦接至SRAM單元200的字線210。就此特定的實施例而言，柵極端230對應于字線210(而因此，柵極端230直接連接至字線210)。源極/漏極端232耦接至SRAM單元200的位線214。就此特定的實施例而言，源極/漏極端232對應于位線214(而因此，源極/漏極端232直接連接至位線214)。漏極/源極端234耦接至SRAM單元200的第二儲存節點236。就此特定的實施例而言，漏極/源極端224對應于第二儲存節點236(而因此，漏極/源極端234直接連接至第二儲存節點236)。NMOS驅動晶體管206包含柵極端(或節點)對0、漏極端(或節點)對2、源極端(或節點)M4、和主體端(或節點)2460柵極端240耦接至SRAM單元200的第二儲存節點236。就此特定的實施例而言，柵極端240對應于第二儲存節點236(而因此，柵極端240直接連接至第二儲存節點236)。漏極端242耦接至SRAM單元200的第一儲存節點226。就此特定的實施例而言，漏極端242對應于第一儲存節點226(而因此，漏極端242直接連接至第一儲存節點226)。源極端244耦接至參考電壓，例如，接地電壓。該接地電壓例如可以是0電壓。如圖2中所描繪，主體端直接連接至柵極端M0。換言之，在主體端246與柵極端240之間的導電通路中沒有介于其間的主動或被動電路組件。因此，于例示的實施例中，主體端246亦直接連接至第二儲存節點236。另一個NMOS驅動晶體管208包含柵極端(或節點)250、漏極端(或節點)252、源極端(或節點)254、和主體端(或節點)256。柵極端250耦接至SRAM單元200的第一儲存節點226。就此特定的實施例而言，柵極端250對應于第一儲存節點226(而因此，柵極端250直接連接至第一儲存節點226)。漏極端252耦接至SRAM單元200的第二儲存節點236。就此特定的實施例而言，漏極端252對應于第二儲存節點236(而因此，漏極端252直接連接至第二儲存節點236)。源極端邪4耦接至參考電壓。于是，NMOS驅動晶體管208的源極端254耦接至NMOS驅動晶體管206的源極端M4。如圖2中所描繪，主體端256直接連接至柵極端250。換言之，在主體端256與柵極端250之間的導電通路中沒有介于其間的主動或被動電路組件。因此，于例示的實施例中，主體端256亦直接連接至第一儲存節點226。于SRAM單元200中的主體端連接提供正回授至NMOS驅動晶體管206/208的主體。此導致穩定單元操作中，尤其在待機狀態。SRAM單元200亦呈現高寫入裕度和高讀取裕度。此外，SRAM單元200的回授增益高于傳統的6T和4TSRAM單元設計。而且，SRAM單元200能夠簡單地制造而不需要復雜或高成本的制成步驟。SRAM單元200能夠以一種利用主體端連接的優點的方式進行操作而產生提升的性能和穩定度。現在將參照圖3至圖8說明某些范例操作狀態和模式。應該了解到下列的例子并不是為了限制或限定所說明標的內容的應用或范圍。圖3為描繪無負載4TSRAM單元200的讀取/寫入狀態的示意圖。當位被寫入于SRAM單元200時，接地電壓被從字線210解除確立，而使得PMOS存取晶體管202/204導通并且經由各自的位線212/214提供存取至NMOS驅動晶體管206/208。由于PMOS存取晶體管202/204的PMOS性質，于字線210確立的寫入電壓相當地低，例如，接地電壓、0電壓、或者導致PMOS存取晶體管202/204的完全和全部激活的任何低電壓。若寫入操作打算針對SRAM單元200寫入邏輯高位狀態，則于位線212確立高寫入電壓，而于位線214以互補的方式確立低寫入電壓。PMOS存取晶體管202/204的活性狀態(activestate)導致相對高電壓于第一儲存節點226，和相對低電壓于第二儲存節點236。此高/低電壓的組合對應于用于SRAM單元200的邏輯高位狀態。然而，若寫入操作打算針對SRAM單元200寫入邏輯低位狀態，則于位線212確立低寫入電壓，而于位線214確立高8寫入電壓。PMOS存取晶體管202/204的活性狀態導致相對低電壓于第一儲存節點226，和相對高電壓于第二儲存節點236。此低/高電壓的組合對應于用于SRAM單元200的邏輯低位狀態。當寫入位至SRAM單元200時，高寫入電壓將高于低寫入電壓。舉例而言，高寫入電壓可以是Vdd或者在大約0.7至1.5伏特范圍內的電壓，而低寫入電壓可以是在大約0.0至0.5伏特范圍內。當從SRAM單元200讀取位時，待機電壓從字線解除確立，并且代之于字線210確立適當的讀取電壓，而使得PMOS存取晶體管202/204導通并且經由各自的位線212/214提供存取至NMOS驅動晶體管206/208。由于PMOS存取晶體管202/204的PMOS性質，于字線210確立的讀取電壓相當地低，例如，接地電壓、0電壓、或者導致PMOS存取晶體管202/204的完全和全部激活的任何低電壓。當然，讀取電壓能夠等于寫入電壓。當從SRAM單元200進行讀取時，由于PMOS存取晶體管202/204的激活，存在于第一儲存節點2和第二儲存節點236的電壓變成能夠于各自的位線212/214存取。參照圖1，感測放大器和譯碼器模塊106能夠通過感測于第一儲存節點2和第二儲存節點236的電壓，決定SRAM單元200的位狀態。當于位線212感測的電壓為高時(相對于高偵測臨限電壓)，和于位線214感測的電壓為低時(相對于低偵測臨限電壓)，則讀取到邏輯高位狀態。另一方面，當于位線212感測的電壓為低時(相對于低偵測臨限電壓)，和于位線214感測的電壓為高時(相對于高偵測臨限電壓)，則讀取到邏輯低位狀態。SRAM單元亦能夠設置成待機狀態，于此待機狀態期間，位狀態既不被寫入亦不被讀取。換言之，于待機狀態，目標是保持于SRAM單元的現行位狀態。圖4為描繪無負載4TSRAM單元200的待機狀態的示意圖，其具有導致存取晶體管202/204關斷的字線電壓。為了進入圖4中描繪的待機狀態，是于位線212確立第一待機電壓，于位線214確立第二待機電壓，并且于字線210確立相對高的字線電壓。于典型的實施方式中，第一待機電壓等于第二待機電壓。于實務上，第一和第二待機電壓可以相等于由NMOS驅動晶體管206Λ08所使用的供應電壓(Vdd)，或者在大約0.5至1.5伏特范圍內的電壓。用來使PMOS存取晶體管202/204解除激活的字線電壓將低于確立于位線212/214的待機電壓。就此實例而言，字線電壓是在大約0.5至1.5伏特范圍內，而于此例示實施例中大約為1.0伏特。于操作中，位線212/214被預先充電以透過PMOS存取晶體管202/204的亞臨限漏電(sub-thresholdleakage)供電。于某些實施例中，位線212/214被預先充電至由SRAM單元200的晶體管所使用的供應電壓(Vdd)。于是，PMOS存取晶體管202/204于待機模式期間供應完全的Vdd電壓。圖5為描繪于無負載4TSRAM單元的儲存節點的理想待機電壓特性的曲線圖。垂直尺度表示于儲存節點的電壓，而水平尺度表示時間。于圖5中，發生于時間^15之前的曲線圖302的部分對應于邏輯高讀取/寫入操作。時間Sh5表示何時SRAM單元轉變至待機狀態，而發生于時間之后的曲線圖304的部分對應于待機期間，于此期間，SRAM單元儲存邏輯高位。理想的情況是，于此高待機期間，儲存節點維持初始電壓水準(于此例中為1伏特)。于圖5中的橢圓點部分表示對應于邏輯低讀取/寫入操作的時間期間。時間、表示何時SRAM單元轉變至待機狀態，而發生于時間之后的曲線圖306的部分對應于待機期間，于此期間，SRAM單元儲存邏輯低位。理想的情況是，于此低待機期間，儲存節點維持其電壓水準(于此例中為0伏特)。于實務上，圖4中描繪的操作狀況可能導致存在于第一儲存節點2和/或第二儲存節點236上的電壓位準的不希望的衰減。如果過度衰減，則當SRAM單元200后續被讀取時此種衰減可能引起錯誤。于此方面，圖6描繪于圖4中所示狀況下，在無負載4TSRAM單元200的儲存節點的非理想待機電壓特性的圖標。圖6中使用的尺度和轉變時間點與圖5中所用者相同。于圖6中，時間^16表示當SRAM單元轉變至高待機狀態時。如圖6中所描繪，發生于時間SL6后的曲線圖404的部分展現出衰退傾向，于此電壓從理想的位準(1伏特)快速掉落至少于0.5伏特。反之，時間Sui表示當SRAM單元轉變至低待機狀態時，而于時間Sui之后發生的曲線圖406的部分對應于低待機期間。因為于儲存節點的低待機電壓最初為0伏特，因此曲線圖406的部分展現出無電壓衰退。結果，于待機期間低電壓位準保持穩定。回頭參考圖4，虛線箭號280表示于例示的操作狀況下于待機模式期間流通的電流。于待機時，于第一儲存節點226的電壓通過二個電流(分壓器(voltagedivider))決定PM0S存取晶體管202的漏電流和NMOS驅動晶體管208的主體二極管電流(bodydiodecurrent)。若二極管電流遠大于PMOS存取晶體管202的漏電流，則于第一儲存節點226的電壓將趨近于0，而導致如圖6中所示的衰減特性，最后，導致保持失效(retentionfailure)。SRAM單元200于待機期間能夠以補償上述不希望的高電壓衰退的方式操作。于此方面，圖7為描繪SRAM單元200的待機狀態的示意圖，其具有導致PMOS存取晶體管202/204的漏電操作的減少的字線電壓。換言之，于待機期間，PMOS存取晶體管202/204故意地被偏壓而使得他們不完全導通和使得他們不完全關斷。為了進入圖7中所描繪的待機狀態，是于位線212確立第一待機電壓，于位線214確立第二待機電壓，并且于字線210確立引發漏電電壓(leakage-inducingvoltage)0于典型的實施方式中，第一待機電壓等于第二待機電壓。于實務上，第一和第二待機電壓可以相等于由NMOS驅動晶體管206/208所使用的供應電壓(Vdd)，或者在大約0.5至1.5伏特范圍內的電壓。該第一待機電壓和第二待機電壓兩者將高于該引發漏電電壓。就此實例而言，引發漏電電壓是在大約0.0伏特至Vdd之間。于某些實施例中，引發漏電電壓約等于Vdd/2(于圖7中，引發漏電電壓為0.5伏特)。于實務上，由于在制造和操作參數中實際和合理的變化，特定的引發漏電電壓可以與特定或希望的位準不同。于字線210確立的引發漏電電壓是經選擇并且施加以引致PMOS存取晶體管202/204于待機狀態產生漏電流。值得注意的是，從引發漏電電壓所導致的漏電將是可測量地高于由欲完全關斷PMOS存取晶體管202/204(如參照圖4和圖6的說明)的典型字線電壓所引起的漏電量。的確，引發漏電電壓被打算用來增加PMOS存取晶體管202的漏電流而使得NMOS驅動晶體管208的二極管電流不會明顯地超過漏電流。結果，當SRAM單元200是在待機狀態時將維持于第一儲存節點2的高電壓。圖8為描繪于圖7中所繪示的狀況下SRAM單元200的儲存節點的待機電壓特性的曲線圖。圖第8中所使用的尺度和轉變時間點相同于圖5中所示者。于圖8中，時間Sh8表示當SRAM單元轉變至高待機狀態時。如圖8中所描繪，發生于時間^18后的曲線圖504的部分展現出在轉變后有稍微的壓降，而后在整個剩余的高待機期間維持著實質的平坦和穩定。相較于圖6中所示的衰退特性，曲線圖504的部分表示高儲存節點電壓如何維持其位準而具有少的有害衰退。如上述參照圖5和圖6的說明，時間^表示當SRAM單元轉變至低待機狀態時，而于時間Sub之后發生的曲線圖506的部分展現出沒有電壓衰退。雖然上述說明是有關例示性的無負載4TSRAM單元，但是所說明的工藝、方法、操作程序、和技術能夠相等地應用于其它的SRAM單元配置和架構，例如，6TSRAM單元。于此方面，于6TSRAM單元中一些或所有的驅動晶體管能夠使用柵極端和主體端之間的直接導電連接，如上述說明。而且，通過在其字線確立弓I發漏電電壓，6TSRAM單元能夠操作于待機狀態，如上述說明。因此，于無負載4TSRAM單元和6TSRAM單元皆能夠實現讀取裕度和數據保持的改善。雖然至少一個范例實施例已經表示于前面詳細說明中，但是應該了解到存在著大量的變化。亦應該了解到本文中說明的范例實施例或諸范例實施例并不欲限制此范圍、可應用性、或者申請專利標的內容于任何方式。而是，前面的詳細說明將提供熟悉此項技術者用來執行所述實施例或者諸實施例方便的道路指引。應該了解到于組件的功能和配置上可以作各種的改變而不會偏離由權利要求所定義的范圍，該權利要求包含于提出此專利申請時的已知的均等和可預見的均等。權利要求1.一種存儲器單元(200)包括第一晶體管002)，具有對應于該存儲器單元O00)的字線O10)的第一柵極端020)、對應于該存儲器單元(200)的第一位線(21的第一源極/漏極端022)、以及對應于該存儲器單元O00)的第一儲存節點(226)的第一漏極/源極端OM)；第二晶體管004)，具有對應于該存儲器單元O00)的該字線OlO)的第二柵極端030)、對應于該存儲器單元(200)的第二位線(214)的第二源極/漏極端032)、以及對應于該存儲器單元O00)的第二儲存節點(236)的第二漏極/源極端034)；第三晶體管006)，具有耦接至該第二儲存節點036)的第三柵極端040)、耦接至該第一儲存節點(226)的第三漏極端042)、對應于參考電壓的第三源極端044)、以及直接連接至該第三柵極端O40)的第三主體端046)；以及第四晶體管008)，具有耦接至該第一儲存節點(226)的第四柵極端050)、耦接至該第二儲存節點036)的第四漏極端052)、對應于該參考電壓的第四源極端OM)、以及直接連接至該第四柵極端O50)的第四主體端056)。2.根據權利要求1所述的存儲器單元O00)，其中該第一晶體管O02)為PMOS晶體管；該第二晶體管(204)為PMOS晶體管；該第三晶體管O06)為NMOS晶體管；以及該第四晶體管O08)為NMOS晶體管。3.根據權利要求1所述的存儲器單元O00)，其中該第一晶體管O02)為用于該存儲器單元(200)的第一存取晶體管；該第二晶體管(204)為用于該存儲器單元(200)的第二存取晶體管；該第三晶體管O06)為用于該存儲器單元(200)的第一驅動晶體管；以及該第四晶體管O08)為用于該存儲器單元(200)的第二驅動晶體管。4.根據權利要求1所述的存儲器單元000)，其中，該參考電壓對應于接地電壓。5根據權利要求1所述的存儲器單元000)，其中，該第一晶體管002)、該第二晶體管004)、該第三晶體管006)、和該第四晶體管Q08)皆形成在絕緣體上覆硅襯底上。6.一種操作無負載4T存儲器單元(200)于待機狀態的方法，該存儲器單元(200)包括二個PMOS存取晶體管(202、204)和二個交叉耦接的NMOS驅動晶體管(206、208)，各NMOS驅動晶體管O06、208)的柵極端(Μ0、250)直接連接至其主體端046、256)，以及各NMOS驅動晶體管O06、208)的源極端(Μ4、254)耦接至接地，該方法包括于該存儲器單元(200)的字線(210)確立引發漏電電壓，該字線(210)耦接至該PMOS存取晶體管O02、204)的該柵極端Ο20、230)，其中該引發漏電電壓導致該PMOS存取晶體管(202,204)產生漏電流；于該存儲器單元Ο00)的第一位線(212)確立第一待機電壓，該第一位線(212)耦接至該二個PMOS存取晶體管Q02)的其中一個的第一源極/漏極端022)，該第一待機電壓高于該引發漏電電壓；以及于該存儲器單元Ο00)的第二位線(214)確立第二待機電壓，該第二位線(214)耦接至該二個PMOS存取晶體管Q04)的另一個的第二源極/漏極端032)，該第二待機電壓高于該引發漏電電壓。7.根據權利要求6所述的方法，其中，該引發漏電電壓是在0.0伏特與由該二個NMOS驅動晶體管(206、208)所使用的供應電壓之間。8.根據權利要求7所述的方法，其中，該引發漏電電壓是約該供應電壓的一半。9.根據權利要求6所述的方法，其中該第一待機電壓對應于由該二個NMOS驅動晶體管(206、208)所使用的供應電壓；以及該第二待機電壓對應于該供應電壓。10.根據權利要求6所述的方法，其中，該第一待機電壓等于該第二待機電壓。全文摘要無負載靜態隨機存取存儲器單元(200)包含四個晶體管(202、204、206、208)。第一晶體管(202)具有對應于字線的柵極端(220)、對應于第一位線(212)的源極/漏極端(222)、和對應于第一儲存節點(226)的漏極/源極端(224)。第二晶體管(204)具有對應于字線(210)的柵極端(230)、對應于第二位線(214)的源極/漏極端(232)、和對應于第二儲存節點(236)的漏極/源極端(234)。第三晶體管(206)具有耦接至該第二儲存節點(236)的柵極端(240)、耦接至該第一儲存節點(226)的漏極端(242)、對應于參考電壓的源極端(224)、和直接連接至該第三柵極端(240)的主體端(246)。第四晶體管(208)具有耦接至該第一儲存節點(226)的柵極端(250)、耦接至該第二儲存節點(236)的漏極端(252)、對應于該參考電壓的源極端(254)、以及直接連接至該第四柵極端(250)的主體端(256)。文檔編號G11C11/412GK102473451SQ201080026627公開日2012年5月23日申請日期2010年7月22日優先權日2009年7月29日發明者趙顯真申請人:格羅方德半導體公司