本發(fā)明例如是有關(guān)于一種對內(nèi)部電源電壓產(chǎn)生電路供給或消耗輔助電源電壓的電荷的內(nèi)部電源電壓輔助電路、具備該內(nèi)部電源電壓輔助電路的半導(dǎo)體存儲(chǔ)裝置以及半導(dǎo)體裝置，所述內(nèi)部電源電壓產(chǎn)生電路用于半導(dǎo)體存儲(chǔ)裝置或半導(dǎo)體裝置且產(chǎn)生內(nèi)部電源電壓VDD。另外，在本發(fā)明中，內(nèi)部電源電壓輔助電路是指包含內(nèi)部電源電壓輔助供給電路及內(nèi)部電源電壓輔助消耗電路，所述內(nèi)部電源電壓輔助供給電路供給輔助電源電壓的電荷，所述內(nèi)部電源電壓輔助消耗電路消耗輔助電源電壓的電荷，該內(nèi)部電源電壓輔助電路亦可為內(nèi)部電源電壓輔助供給電路與內(nèi)部電源電壓輔助消耗電路中的任一者。

背景技術(shù)：

利用富爾諾罕(Fowler-Nordheim，F(xiàn)N)隧道效應(yīng)的例如快閃存儲(chǔ)器(flash memory)等非易失性存儲(chǔ)裝置為了進(jìn)行數(shù)據(jù)的寫入(編程(program))或擦除而需要規(guī)定的高電壓(High Voltage，HV)。此時(shí)，由于電荷泵(charge pump)電路的效率性的問題，使外部電源電壓VCC降壓非常困難。因而，由外部電源電壓VCC產(chǎn)生內(nèi)部電源電壓VDD，并用于存儲(chǔ)裝置的周邊電路中，但此時(shí)必須將該內(nèi)部電源電壓VDD調(diào)整至周邊的金屬氧化物半導(dǎo)體(Metal-Oxide-Semiconductor，MOS)晶體管(transistor)的適當(dāng)?shù)膭?dòng)作電壓范圍內(nèi)。例如與非(Not AND，NAND)型快閃存儲(chǔ)器中，通常產(chǎn)生2V～2.3V的內(nèi)部電源電壓VDD(例如參照專利文獻(xiàn)1)。

現(xiàn)有技術(shù)文獻(xiàn)

專利文獻(xiàn)

專利文獻(xiàn)1：日本專利特開2014-010877號(hào)公報(bào)

專利文獻(xiàn)2：日本專利特開2006-268656號(hào)公報(bào)

專利文獻(xiàn)3：日本專利特開2009-157728號(hào)公報(bào)

專利文獻(xiàn)4：美國專利申請案公開第2004/199803號(hào)說明書

技術(shù)實(shí)現(xiàn)要素：

[發(fā)明所欲解決的問題]

通常的NAND型快閃存儲(chǔ)器的讀出模式(mode)是使用單一數(shù)據(jù)速率(Single Data Rate，SDR)，但最近導(dǎo)入有使用雙倍數(shù)據(jù)速率(Double Data Rate，DDR)來進(jìn)行讀出的快閃存儲(chǔ)器制品，預(yù)料將來會(huì)形成大的市場。即，以往的使用SDR的NAND型快閃存儲(chǔ)器中，即使利用借由以往的內(nèi)部電源電壓產(chǎn)生電路所產(chǎn)生的內(nèi)部電源電壓VDD來動(dòng)作，讀出特性的性能亦已足夠，但在使用DDR的NAND型快閃存儲(chǔ)器的情況下，考慮無法以下述方式進(jìn)行數(shù)據(jù)的讀出。

例如現(xiàn)有技術(shù)的內(nèi)部電源電壓產(chǎn)生電路相對于SDR型快閃存儲(chǔ)器而充分動(dòng)作，但相對于DDR型快閃存儲(chǔ)器則不夠充分。例如SDR型快閃存儲(chǔ)器的讀出周期為25ns，但DDR型快閃存儲(chǔ)器的讀出周期為10ns以下。

即，對于進(jìn)行DDR動(dòng)作時(shí)的負(fù)載電流iVDD的波動(dòng)(swing)而言，由于為高速的數(shù)據(jù)速率，因此與進(jìn)行SDR動(dòng)作時(shí)相比變得非常大。換言之，在負(fù)載電源電流iVDD流動(dòng)時(shí)，內(nèi)部電源電壓VDD會(huì)大幅掉落(drop)而電平(level)恢復(fù)變慢。此處，例如當(dāng)負(fù)載電流iVDD在短時(shí)間內(nèi)發(fā)生變化時(shí)，預(yù)料內(nèi)部電源電壓產(chǎn)生電路將無法以保持內(nèi)部電源電壓VDD的方式來動(dòng)作。

例如，在專利文獻(xiàn)2中公開了：檢測延遲鎖相環(huán)(delay-locked loop，DLL)電路的時(shí)脈頻率，當(dāng)時(shí)脈頻率高至規(guī)定以上時(shí)，施加附加的內(nèi)部電壓。而且，在專利文獻(xiàn)3中公開了：具備附加的內(nèi)部電源電路，在對外部電源電壓進(jìn)行降壓而供給至對象電路時(shí)，為了在對象電路的動(dòng)作開始時(shí)與動(dòng)作結(jié)束時(shí)的任一情況下均獲得良好的電源特性，該附加的內(nèi)部電源電路能夠在主動(dòng)傳輸?shù)拇?standby)時(shí)進(jìn)行超速驅(qū)動(dòng)(over drive)。進(jìn)而，專利文獻(xiàn)3中公開了：基于時(shí)脈頻率及動(dòng)作模式來使內(nèi)部電源電壓發(fā)生變化。

在用于改善動(dòng)作速度的簡單方法中，若增大對產(chǎn)生內(nèi)部電源電壓VDD的驅(qū)動(dòng)晶體管進(jìn)行控制的差動(dòng)放大器的能力，則響應(yīng)速度增大。然而，該方法中，消耗電力會(huì)大幅增大，存在振蕩的風(fēng)險(xiǎn)(risk)。

本發(fā)明的目的在于解決以上的問題，提供一種內(nèi)部電源電壓輔助電路，例如即使是以DDR進(jìn)行數(shù)據(jù)讀出的半導(dǎo)體存儲(chǔ)裝置，亦能以比現(xiàn)有技術(shù)高的速度進(jìn)行數(shù)據(jù)的讀出而消耗電力不會(huì)大幅增大。

而且，本發(fā)明的另一目的在于提供一種具備所述內(nèi)部電源電壓輔助電路 的半導(dǎo)體存儲(chǔ)裝置及半導(dǎo)體裝置。

[解決問題的技術(shù)手段]

第一發(fā)明的內(nèi)部電源電壓輔助電路用于內(nèi)部電源電壓產(chǎn)生電路，所述內(nèi)部電源電壓產(chǎn)生電路包括差動(dòng)放大器及驅(qū)動(dòng)晶體管，所述差動(dòng)放大器將供給至負(fù)載電路的內(nèi)部電源電壓與規(guī)定的第一基準(zhǔn)電壓進(jìn)行比較，并從輸出端子輸出表示比較結(jié)果的控制信號(hào)，所述驅(qū)動(dòng)晶體管根據(jù)所述控制信號(hào)來驅(qū)動(dòng)外部電源電壓，并將內(nèi)部電源電壓經(jīng)由內(nèi)部電源線而輸出至負(fù)載電路，且所述內(nèi)部電源電壓產(chǎn)生電路將所述內(nèi)部電源電壓調(diào)整成為所述第一基準(zhǔn)電壓，所述內(nèi)部電源電壓輔助電路的特征在于包括：時(shí)序檢測電路，檢測數(shù)據(jù)信號(hào)的變化，產(chǎn)生并輸出檢測信號(hào)；以及內(nèi)部電源電壓輔助供給電路，基于所述檢測信號(hào)，輔助性地供給針對所述負(fù)載電路的電流。

所述內(nèi)部電源電壓輔助電路的特征在于，所述內(nèi)部電源電壓輔助供給電路包括：輔助電壓產(chǎn)生電路，包含串聯(lián)連接于外部電源電壓與所述內(nèi)部電源線之間的第一MOS晶體管及第二MOS晶體管；以及控制電壓產(chǎn)生電路，產(chǎn)生用于對所述內(nèi)部電源線供給規(guī)定電流的控制電壓，所述第一MOS晶體管是根據(jù)所述檢測信號(hào)受到控制，所述第二MOS晶體管是基于所述控制電壓受到控制，以使規(guī)定電流流動(dòng)。

而且，所述內(nèi)部電源電壓輔助電路的特征在于，所述輔助電壓產(chǎn)生電路還包括：充電電容器，被插入至第一MOS晶體管及第二MOS晶體管之間，對所述電流的電荷進(jìn)行充電。

進(jìn)而，所述內(nèi)部電源電壓輔助電路的特征在于，所述控制電壓產(chǎn)生電路根據(jù)如下所述的電流來產(chǎn)生控制電壓，所述電流為基于所述外部電源電壓來使與基于所述內(nèi)部電源電壓而流動(dòng)的規(guī)定電流對應(yīng)的電流流動(dòng)時(shí)的所述電流。

所述內(nèi)部電源電壓輔助電路的特征在于，所述控制電壓產(chǎn)生電路包括：調(diào)節(jié)器型控制電壓產(chǎn)生電路，使電流流至彼此串聯(lián)連接于所述外部電源電壓與接地電壓之間的第三MOS晶體管及電阻，從而產(chǎn)生如下所述的控制電壓并作為控制電壓而輸出，所述控制電壓施加至所述第三MOS晶體管的柵極，以使所述第三MOS晶體管與所述電阻的連接點(diǎn)的電壓成為規(guī)定的第二基準(zhǔn)電壓。

此處，所述內(nèi)部電源電壓輔助電路的特征在于，所述第二基準(zhǔn)電壓與所 述第一基準(zhǔn)電壓相同。

而且，所述內(nèi)部電源電壓輔助電路的特征在于，所述第二基準(zhǔn)電壓低于或高于所述第一基準(zhǔn)電壓。

所述內(nèi)部電源電壓輔助電路的特征在于，所述控制電壓產(chǎn)生電路產(chǎn)生并輸出如下所述的控制電壓，所述控制電壓施加至所述第二MOS晶體管的柵極，以使所述內(nèi)部電源線的內(nèi)部電源電壓成為規(guī)定的第二基準(zhǔn)電壓。

此處，所述內(nèi)部電源電壓輔助電路的特征在于，所述第二基準(zhǔn)電壓與所述第一基準(zhǔn)電壓相同。

而且，所述內(nèi)部電源電壓輔助電路的特征在于，所述第二基準(zhǔn)電壓低于或高于所述第一基準(zhǔn)電壓。

所述內(nèi)部電源電壓輔助電路的特征在于，所述內(nèi)部電源電壓輔助供給電路包括：輔助電壓產(chǎn)生電路，包含串聯(lián)連接于外部電源電壓與所述內(nèi)部電源線之間的電阻及MOS晶體管，所述MOS晶體管是根據(jù)所述檢測信號(hào)受到控制。

而且，所述內(nèi)部電源電壓輔助電路的特征在于，所述內(nèi)部電源電壓輔助供給電路包括：輔助電壓產(chǎn)生電路，包含連接于外部電源電壓與所述內(nèi)部電源線之間的MOS晶體管，所述MOS晶體管是根據(jù)所述檢測信號(hào)受到控制。

所述內(nèi)部電源電壓輔助電路的特征在于，所述時(shí)序檢測電路分別檢測多比特的數(shù)據(jù)信號(hào)的變化，產(chǎn)生并輸出對應(yīng)的多比特的檢測信號(hào)，所述內(nèi)部電源電壓輔助供給電路并聯(lián)地具備所述多比特的檢測信號(hào)的數(shù)量的輔助電壓產(chǎn)生電路。

而且，所述內(nèi)部電源電壓輔助電路的特征在于，所述時(shí)序檢測電路分別檢測多比特的數(shù)據(jù)信號(hào)的變化，產(chǎn)生并輸出對應(yīng)的多比特的檢測信號(hào)，所述內(nèi)部電源電壓輔助電路還包括：數(shù)據(jù)遷移計(jì)數(shù)電路，基于所述多比特的檢測信號(hào)，產(chǎn)生遷移檢測信號(hào)并將所述遷移檢測信號(hào)輸出至所述內(nèi)部電源電壓輔助供給電路，所述遷移檢測信號(hào)具有與所述多比特的檢測信號(hào)的具有規(guī)定電平的比特?cái)?shù)對應(yīng)的脈寬。

進(jìn)而，所述內(nèi)部電源電壓輔助電路的特征在于：所述時(shí)序檢測電路分別檢測多比特的數(shù)據(jù)信號(hào)的變化，產(chǎn)生并輸出對應(yīng)的多比特的檢測信號(hào)，所述內(nèi)部電源電壓輔助供給電路并聯(lián)地具備所述多比特的檢測信號(hào)的數(shù)量的輔助電壓產(chǎn)生電路，所述內(nèi)部電源電壓輔助電路還包括：比較電路，將所述內(nèi)部 電源電壓與規(guī)定的第三基準(zhǔn)電壓進(jìn)行比較并產(chǎn)生比較結(jié)果信號(hào)，基于所述比較結(jié)果信號(hào)與所述多比特的檢測信號(hào)，產(chǎn)生不同的多個(gè)檢測信號(hào)并輸出至多個(gè)輔助電壓產(chǎn)生電路。

此處，所述內(nèi)部電源電壓輔助電路的特征在于，所述第三基準(zhǔn)電壓與所述第一基準(zhǔn)電壓相同。

而且，所述內(nèi)部電源電壓輔助電路的特征在于，所述第三基準(zhǔn)電壓低于或高于所述第一基準(zhǔn)電壓。

所述內(nèi)部電源電壓輔助電路的特征在于：所述時(shí)序檢測電路分別檢測多比特的數(shù)據(jù)信號(hào)的變化，產(chǎn)生并輸出對應(yīng)的多比特的檢測信號(hào)，所述內(nèi)部電源電壓輔助供給電路并聯(lián)地具備所述多比特的檢測信號(hào)的數(shù)量的輔助電壓產(chǎn)生電路，所述內(nèi)部電源電壓輔助電路還包括：比較電路，將所述內(nèi)部電源電壓與規(guī)定的第三基準(zhǔn)電壓進(jìn)行比較并產(chǎn)生第一比較結(jié)果信號(hào)，將所述內(nèi)部電源電壓與不同于所述第三基準(zhǔn)電壓的第四基準(zhǔn)電壓進(jìn)行比較并產(chǎn)生第二比較結(jié)果信號(hào)，基于所述第一比較結(jié)果信號(hào)及第二比較結(jié)果信號(hào)與所述多比特的檢測信號(hào)，產(chǎn)生不同的多個(gè)檢測信號(hào)并輸出至多個(gè)輔助電壓產(chǎn)生電路。

而且，所述內(nèi)部電源電壓輔助電路的特征在于，所述比較電路基于所述第一比較結(jié)果信號(hào)及第二比較結(jié)果信號(hào)、所述多比特的檢測信號(hào)與規(guī)定的情形選擇信號(hào)，產(chǎn)生不同的多個(gè)檢測信號(hào)并輸出至多個(gè)輔助電壓產(chǎn)生電路，所述比較電路根據(jù)所述情形選擇信號(hào)來選擇性地進(jìn)行切換，以所述內(nèi)部電源電壓的下降或上升來與所述第三基準(zhǔn)電壓進(jìn)行比較，或者與所述第四基準(zhǔn)電壓進(jìn)行比較。

此處，所述內(nèi)部電源電壓輔助電路的特征在于，所述第三基準(zhǔn)電壓或所述第四基準(zhǔn)電壓與所述第一基準(zhǔn)電壓相同。

而且，所述內(nèi)部電源電壓輔助電路的特征在于，所述第三基準(zhǔn)電壓低于或高于所述第一基準(zhǔn)電壓。

所述內(nèi)部電源電壓輔助電路的特征在于，所述內(nèi)部電源電壓輔助電路包括：解碼器，將規(guī)定的第一多比特的檢測信號(hào)解碼為具有比所述多比特的檢測信號(hào)的比特?cái)?shù)小的比特?cái)?shù)的解碼檢測信號(hào)；多個(gè)輔助電壓產(chǎn)生電路，分別包含串聯(lián)連接于外部電源電壓與所述內(nèi)部電源線之間的第一MOS晶體管及第二MOS晶體管；以及多個(gè)控制電壓產(chǎn)生電路，使電流流至彼此串聯(lián)連接于所述外部電源電壓與接地電壓之間的第三MOS晶體管與電阻，從而產(chǎn)生 向所述第三MOS晶體管的柵極施加的控制電壓，并產(chǎn)生向?qū)?yīng)的所述各輔助電壓產(chǎn)生電路的第一MOS晶體管的柵極施加的控制電壓，并分別予以輸出，所述向所述第三MOS晶體管的柵極施加的控制電壓使所述第三MOS晶體管與所述電阻的連接點(diǎn)的電壓成為規(guī)定的第二基準(zhǔn)電壓，所述各輔助電壓產(chǎn)生電路的第二MOS晶體管根據(jù)所述解碼檢測信號(hào)的對應(yīng)的比特而受到控制，

所述各輔助電壓產(chǎn)生電路的第一MOS晶體管基于來自所述各控制電壓產(chǎn)生電路的控制電壓受到控制，以使規(guī)定電流流動(dòng)。

而且，所述內(nèi)部電源電壓輔助電路的特征在于，所述輔助電壓產(chǎn)生電路還包括：充電電容器，插入至第一MOS晶體管及第二MOS晶體管之間，對所述電流的電荷進(jìn)行充電。

此處，所述內(nèi)部電源電壓輔助電路的特征在于，所述第二基準(zhǔn)電壓與所述第一基準(zhǔn)電壓相同。

而且，所述內(nèi)部電源電壓輔助電路的特征在于，所述第二基準(zhǔn)電壓低于或高于所述第一基準(zhǔn)電壓。

進(jìn)而，所述內(nèi)部電源電壓輔助電路的特征在于，在所述多個(gè)控制電壓產(chǎn)生電路中，各自的所述第二基準(zhǔn)電壓彼此相等或互不相同。

進(jìn)而，所述內(nèi)部電源電壓輔助電路的特征在于，在所述多個(gè)控制電壓產(chǎn)生電路中，各自的所述電阻的電阻值彼此相等或互不相同。

所述內(nèi)部電源電壓輔助電路的特征在于，所述MOS晶體管為PMOS晶體管或NMOS晶體管。

所述內(nèi)部電源電壓輔助電路的特征在于：所述時(shí)序檢測電路分別檢測多比特的數(shù)據(jù)信號(hào)的變化，產(chǎn)生并輸出對應(yīng)的多比特的檢測信號(hào)，內(nèi)部電源電壓輔助供給電路包括輔助電壓產(chǎn)生電路，所述輔助電壓產(chǎn)生電路包含串聯(lián)連接于外部電源電壓與所述內(nèi)部電源線之間的規(guī)定通道的MOS晶體管及第一N通道MOS晶體管，且內(nèi)部電源電壓輔助供給電路包括控制電壓產(chǎn)生電路，所述控制電壓產(chǎn)生電路基于所述外部電源電壓，使電流流至彼此串聯(lián)連接的第二N通道MOS晶體管及電阻，并將所述第二N通道MOS晶體管的輸出電壓作為控制電壓而輸出，在所述內(nèi)部電源電壓輔助供給電路中，所述規(guī)定通道MOS晶體管根據(jù)所述多比特的檢測信號(hào)受到控制，所述第一N通道MOS晶體管基于所述控制電壓受到控制，以使規(guī)定電流流動(dòng)。

而且，所述內(nèi)部電源電壓輔助電路的特征在于，所述規(guī)定通道的MOS晶體管為PMOS晶體管或NMOS晶體管。

此處，所述內(nèi)部電源電壓輔助電路的特征在于，所述內(nèi)部電源電壓與所述外部電源電壓相同。

而且，所述內(nèi)部電源電壓輔助電路的特征在于，所述內(nèi)部電源電壓低于或高于所述外部電源電壓。

第二發(fā)明的內(nèi)部電源電壓輔助電路用于內(nèi)部電源電壓產(chǎn)生電路，所述內(nèi)部電源電壓產(chǎn)生電路包括差動(dòng)放大器及驅(qū)動(dòng)晶體管，所述差動(dòng)放大器將供給至負(fù)載電路的內(nèi)部電源電壓與規(guī)定的第一基準(zhǔn)電壓進(jìn)行比較，并從輸出端子輸出表示比較結(jié)果的控制信號(hào)，所述驅(qū)動(dòng)晶體管根據(jù)所述控制信號(hào)來驅(qū)動(dòng)外部電源電壓，并將內(nèi)部電源電壓經(jīng)由內(nèi)部電源線而輸出至負(fù)載電路，且所述內(nèi)部電源電壓產(chǎn)生電路將所述內(nèi)部電源電壓調(diào)整成為所述第一基準(zhǔn)電壓，所述內(nèi)部電源電壓輔助電路的特征在于包括：時(shí)序檢測電路，根據(jù)數(shù)據(jù)信號(hào)來檢測針對所述負(fù)載電路的電流減少的情況，并輸出檢測信號(hào)；以及內(nèi)部電源電壓輔助消耗電路，基于所述檢測信號(hào)，輔助性地消耗所述負(fù)載電路的電流消耗所減少的量。

所述內(nèi)部電源電壓輔助電路的特征在于，所述內(nèi)部電源電壓輔助消耗電路包括：輔助電壓消耗電路，包含串聯(lián)連接于所述內(nèi)部電源線與接地之間的第一N通道MOS晶體管及第二N通道MOS晶體管；以及控制電壓產(chǎn)生電路，產(chǎn)生用于自所述內(nèi)部電源線消耗規(guī)定電流的控制電壓，所述第一N通道MOS晶體管根據(jù)所述檢測信號(hào)受到控制，所述第二N通道MOS晶體管基于所述控制電壓受到控制，以使規(guī)定電流流動(dòng)。

而且，所述內(nèi)部電源電壓輔助電路的特征在于，所述時(shí)序檢測電路分別檢測多比特的數(shù)據(jù)信號(hào)的變化，產(chǎn)生并輸出對應(yīng)的多比特的檢測信號(hào)，所述內(nèi)部電源電壓輔助消耗電路并聯(lián)地具備所述檢測信號(hào)的數(shù)量的輔助電壓消耗電路。

進(jìn)而，所述內(nèi)部電源電壓輔助電路的特征在于，所述時(shí)序檢測電路包括：解碼器，將所述檢測信號(hào)解碼為具有比所述檢測信號(hào)的比特?cái)?shù)小的規(guī)定的比特?cái)?shù)的解碼檢測信號(hào)，所述內(nèi)部電源電壓輔助消耗電路并聯(lián)地具備所述解碼檢測信號(hào)的數(shù)量的輔助電壓消耗電路。

第三發(fā)明的半導(dǎo)體存儲(chǔ)裝置的特征在于包括所述內(nèi)部電源電壓輔助電 路。

所述半導(dǎo)體存儲(chǔ)裝置的特征在于，所述半導(dǎo)體存儲(chǔ)裝置基于數(shù)據(jù)的寫入信號(hào)或數(shù)據(jù)的讀出信號(hào)，以比時(shí)脈的速度快的速度來分別進(jìn)行數(shù)據(jù)的寫入或數(shù)據(jù)的讀出，

所述時(shí)序檢測電路基于所述數(shù)據(jù)的寫入信號(hào)及所述數(shù)據(jù)的讀出信號(hào)來使所述內(nèi)部電源電壓輔助電路進(jìn)行動(dòng)作。

而且，所述半導(dǎo)體存儲(chǔ)裝置的特征在于，所述比時(shí)脈的速度快的速度為時(shí)脈的倍速即雙倍數(shù)據(jù)速率(Double Data Rate，DDR)。

第四發(fā)明的半導(dǎo)體裝置的特征在于包括所述內(nèi)部電源電壓輔助電路。

(發(fā)明的效果)

根據(jù)本發(fā)明的內(nèi)部電源電壓輔助電路，借由輔助性地供給針對內(nèi)部電源線的電流，或者借由自內(nèi)部電源線輔助性地消耗電流以使該電流平均化，從而可使內(nèi)部電源電壓VDD穩(wěn)定化。因而，例如即使是以DDR進(jìn)行數(shù)據(jù)讀出的半導(dǎo)體存儲(chǔ)裝置，亦能以比現(xiàn)有技術(shù)高的速度進(jìn)行數(shù)據(jù)的讀出而消耗電力不會(huì)大幅增大。

附圖說明

圖1是表示本發(fā)明的實(shí)施形態(tài)1的非易失性存儲(chǔ)裝置的結(jié)構(gòu)的方塊圖。

圖2是表示圖1的內(nèi)部電源電壓產(chǎn)生電路11的結(jié)構(gòu)的電路圖。

圖3是圖1的非易失性存儲(chǔ)裝置中的特征部分的方塊圖，是表示輸入/輸出緩沖器31的與數(shù)據(jù)輸出相關(guān)的電路部的結(jié)構(gòu)的方塊圖。

圖4是表示圖3的電路動(dòng)作的各信號(hào)的時(shí)序圖。

圖5是表示圖3的內(nèi)部電源電壓輔助供給電路14、電平偏移器17、數(shù)據(jù)輸出流水線電路55、輸出處理電路55A及時(shí)序檢測電路13的結(jié)構(gòu)的電路圖。

圖6是表示圖5的電路動(dòng)作的各信號(hào)的時(shí)序圖。

圖7A是表示本發(fā)明的實(shí)施形態(tài)2的內(nèi)部電源電壓輔助供給電路14A的結(jié)構(gòu)的電路圖。

圖7B是表示本發(fā)明的實(shí)施形態(tài)2的變形例的內(nèi)部電源電壓輔助供給電路14Aa的結(jié)構(gòu)的電路圖。

圖8A是表示本發(fā)明的實(shí)施形態(tài)3的內(nèi)部電源電壓輔助供給電路14B的結(jié)構(gòu)的電路圖。

圖8B是表示本發(fā)明的實(shí)施形態(tài)3的變形例的內(nèi)部電源電壓輔助供給電路14Ba的結(jié)構(gòu)的電路圖。

圖9是表示本發(fā)明的實(shí)施形態(tài)4的內(nèi)部電源電壓輔助供給電路14C的結(jié)構(gòu)的電路圖。

圖10是表示本發(fā)明的實(shí)施形態(tài)5的內(nèi)部電源電壓輔助供給電路14D的結(jié)構(gòu)的電路圖。

圖11是表示本發(fā)明的實(shí)施形態(tài)6的內(nèi)部電源電壓輔助供給電路14E的結(jié)構(gòu)的電路圖。

圖12是表示本發(fā)明的實(shí)施形態(tài)7的內(nèi)部電源電壓輔助供給電路14F的結(jié)構(gòu)的電路圖。

圖13是表示本發(fā)明的實(shí)施形態(tài)8的內(nèi)部電源電壓輔助供給電路14G的結(jié)構(gòu)的電路圖。

圖14是表示本發(fā)明的實(shí)施形態(tài)9的內(nèi)部電源電壓輔助供給電路14H及解碼器98的結(jié)構(gòu)的電路圖。

圖15是表示本發(fā)明的實(shí)施形態(tài)10的內(nèi)部電源電壓輔助供給電路14a與其周邊電路的結(jié)構(gòu)的電路圖。

圖16是表示圖15的電路動(dòng)作的使能信號(hào)ENBP的時(shí)序圖。

圖17是表示本發(fā)明的實(shí)施形態(tài)11的內(nèi)部電源電壓輔助供給電路14與其周邊電路的結(jié)構(gòu)的電路圖。

圖18A是在圖17的電路中表示情形1的動(dòng)作的時(shí)序圖。

圖18B是在圖17的電路中表示情形2的動(dòng)作的時(shí)序圖。

圖19是表示本發(fā)明的實(shí)施形態(tài)12的內(nèi)部電源電壓輔助供給電路14與其周邊電路的結(jié)構(gòu)的電路圖。

圖20是表示圖19的邏輯電路73的結(jié)構(gòu)的電路圖。

圖21A是在圖19的電路中表示情形11的整體動(dòng)作的時(shí)序圖。

圖21B是在圖19的電路中表示情形12的整體動(dòng)作的時(shí)序圖。

圖22A是在圖19的電路中表示情形11的詳細(xì)動(dòng)作的時(shí)序圖。

圖22B是在圖19的電路中表示情形12的詳細(xì)動(dòng)作的時(shí)序圖。

圖23是表示本發(fā)明的實(shí)施形態(tài)13的內(nèi)部電源電壓輔助消耗電路14I、數(shù)據(jù)輸出流水線電路55、輸出處理電路55A及時(shí)序檢測電路13A的結(jié)構(gòu)的電路圖。

圖24是表示圖23的電路動(dòng)作的各信號(hào)的時(shí)序圖。

圖25是為了用于本發(fā)明的實(shí)施形態(tài)13的DDR型快閃存儲(chǔ)器，而在內(nèi)部電源電壓輔助供給電路14～14H、14a、14Aa、14Ba或內(nèi)部電源電壓輔助消耗電路14I中適用的控制動(dòng)作的時(shí)序圖。

符號(hào)說明

10：基準(zhǔn)電壓產(chǎn)生電路

11：內(nèi)部電源電壓產(chǎn)生電路

12：高電壓及中間電壓產(chǎn)生及控制電路

13、13A：時(shí)序檢測電路

14、14A～14H、14a、14Aa、14Ba：內(nèi)部電源電壓輔助供給電路

14I：內(nèi)部電源電壓輔助消耗電路

15、15A～15F、15-1～15-3、15Aa：輔助電壓產(chǎn)生電路

15G：輔助電壓消耗電路

16、16A～16C、16Aa、16Ab、16A-1～16A-3、16a：控制電壓產(chǎn)生電路

17：電平偏移器

18：差動(dòng)放大器

19：相位補(bǔ)償電路

20：存儲(chǔ)單元陣列

21：頁面緩沖器

22：列解碼器

23：狀態(tài)暫存器

31：輸入/輸出緩沖器

32：指令解碼器

33：地址緩沖器

35：控制邏輯

36：電源接通復(fù)位電路

40：內(nèi)部電源電壓調(diào)整電路

41：輸入/輸出端子

42：R/B信號(hào)端子

43：控制信號(hào)端子

44：外部電源電壓端子

51：差動(dòng)放大器

52：相位補(bǔ)償電路

53：各電路(負(fù)載電路)

54：連接點(diǎn)

55：數(shù)據(jù)輸出流水線電路

55A：輸出處理電路

56：電平偏移器

57：緩沖放大器

60：數(shù)據(jù)遷移計(jì)數(shù)電路

61、89～90、96：與門

62、84～85：或非門

63、86～87、95、97：反相器

64：傳輸門

65：電容器

66：電容器電路

70～72：比較器

73：邏輯電路

74：或門

81～83、94：與非門

88：異或門

91：偏移暫存器

92：邏輯門

93：異或門

98：解碼器

110：時(shí)序信號(hào)產(chǎn)生電路

120：內(nèi)部電源線

ACT：動(dòng)作指示信號(hào)

C21：電容量

CASE_SEL：情形選擇信號(hào)

Cc：充電電容器

CLK：時(shí)脈

COMP、COMP1、COMP2：比較結(jié)果信號(hào)

Cp、Cp1：電容器

D、D1、D2：數(shù)據(jù)信號(hào)

DATAS：數(shù)據(jù)信號(hào)

DDR_DOUT、ENABLE：控制信號(hào)

DDR_DIN：數(shù)據(jù)寫入信號(hào)

DRVP、VC：控制電壓

EN、ENB、ENI、ENP、ENBP：使能信號(hào)

ENB_PRE、ENBP_PRE：使能預(yù)備信號(hào)

FF1～FF18：延遲型觸發(fā)器

I0：電流

iVDD：負(fù)載電源電流

N1～N4、N11～N13、N21～N24、N31～N32：N通道MOS晶體管

P1、P11～P14、P21、P31～P32：P通道MOS晶體管

R0、Rg、Rga、Rc、Rp、Rp1、R21、Rd：電阻

t0～t8、t11～t13、t21～t23、t31～t33、t41～t43：時(shí)刻

VCC、VCCQ：外部電源電壓

VDD：內(nèi)部電源電壓

VDDREF：內(nèi)部電源電壓用基準(zhǔn)電壓

VREF、VDDREFA、VDDREF1～VDDREF3、VDDREFA1～VDDREFA3：基準(zhǔn)電壓

具體實(shí)施方式

以下，參照圖式來說明本發(fā)明的實(shí)施形態(tài)。另外，在以下的各實(shí)施形態(tài)中，對于同樣的構(gòu)成要素標(biāo)注相同的符號(hào)。

實(shí)施形態(tài)1

圖1是表示本發(fā)明的實(shí)施形態(tài)1的非易失性存儲(chǔ)裝置的結(jié)構(gòu)的方塊圖。實(shí)施形態(tài)1的非易失性存儲(chǔ)裝置例如為快閃存儲(chǔ)器，其特征在于，為了產(chǎn)生即使進(jìn)行例如DDR動(dòng)作亦可高速地動(dòng)作的內(nèi)部電源電壓VDD，除了內(nèi)部電源電壓產(chǎn)生電路11以外，更具備時(shí)序檢測電路13及內(nèi)部電源電壓輔助供給 電路14。

在圖1中，非易失性存儲(chǔ)裝置包括：

(1)例如作為快閃存儲(chǔ)器陣列的存儲(chǔ)單元陣列(memory cell array)20，存儲(chǔ)數(shù)據(jù)；

(2)頁面緩沖器(page buffer)21，用于以頁面為單位對存儲(chǔ)單元陣列20寫入來自輸入/輸出緩沖器31的數(shù)據(jù)時(shí)，或者用于以頁面為單位讀出來自存儲(chǔ)單元陣列的數(shù)據(jù)并輸出至輸入/輸出緩沖器31時(shí)；

(3)列解碼器(row decoder)22，用于響應(yīng)指定地址(address)來指定存儲(chǔ)單元陣列20的區(qū)塊(block)及字線(word line)；

(4)狀態(tài)暫存器(status register)23，基于來自控制邏輯35的信號(hào)來暫時(shí)存儲(chǔ)該非易失性存儲(chǔ)裝置的狀態(tài)并輸出至輸入/輸出緩沖器31，產(chǎn)生就緒/占線(ready/busy)信號(hào)(R/B信號(hào))并輸出至R/B信號(hào)端子42；

(5)輸入/輸出緩沖器31，暫時(shí)存儲(chǔ)經(jīng)由輸入/輸出端子41而輸入/輸出的數(shù)據(jù)；

(6)指令解碼器(command decoder)32，對來自輸入/輸出緩沖器31的指令進(jìn)行解碼，并將經(jīng)解碼的指令數(shù)據(jù)輸出至控制邏輯35；

(7)地址緩沖器33，暫時(shí)存儲(chǔ)來自輸入/輸出緩沖器31的指定地址；

(8)電源接通復(fù)位(power on reset)電路36，在基于外部電源電壓VCC而電源接通時(shí)，輸出用于復(fù)位該半導(dǎo)體晶片(chip)的動(dòng)作的復(fù)位信號(hào)；

(9)基準(zhǔn)電壓產(chǎn)生電路10，基于經(jīng)由外部電源電壓端子44而施加的外部電源電壓VCC，產(chǎn)生規(guī)定的內(nèi)部電源電壓用基準(zhǔn)電壓VDDREF與規(guī)定的基準(zhǔn)電壓VREF；

(10)內(nèi)部電源電壓產(chǎn)生電路11，基于所述基準(zhǔn)電壓VDDREF產(chǎn)生內(nèi)部電源電壓VDD，并供給至各電路；

(11)高電壓及中間電壓產(chǎn)生及控制電路12，基于所述基準(zhǔn)電壓VREF產(chǎn)生并輸出數(shù)據(jù)的寫入(編程)及擦除所需的高電壓(HV)及中間電壓(MV)；

(12)控制邏輯35，基于來自指令解碼器32的指令數(shù)據(jù)、經(jīng)由控制信號(hào)端子43而輸入的控制信號(hào)或來自電源接通復(fù)位電路36的復(fù)位信號(hào)，對該非易失性存儲(chǔ)裝置內(nèi)的各電路(包括基準(zhǔn)電壓產(chǎn)生電路10、內(nèi)部電源電壓產(chǎn)生電路11以及高電壓及中間電壓產(chǎn)生及控制電路12、時(shí)序檢測電路13、內(nèi)部電源電壓輔助供給電路14、頁面緩沖器21、狀態(tài)暫存器23)進(jìn)行規(guī)定的 控制；

(13)時(shí)序檢測電路13，基于輸入/輸出緩沖器31內(nèi)的數(shù)據(jù)信號(hào)來檢測規(guī)定的時(shí)序，基于該規(guī)定的時(shí)序產(chǎn)生并輸出動(dòng)作指示信號(hào)ACT；以及

(14)內(nèi)部電源電壓輔助供給電路14，基于動(dòng)作指示信號(hào)ACT產(chǎn)生規(guī)定的輔助電源電壓并供給至內(nèi)部電源電壓VDD的線。

圖2是表示圖1的內(nèi)部電源電壓產(chǎn)生電路11的結(jié)構(gòu)的電路圖。圖2的內(nèi)部電源電壓產(chǎn)生電路11的特征在于包括：內(nèi)部電源電壓調(diào)整電路40，包含差動(dòng)放大器51、作為驅(qū)動(dòng)晶體管的P通道MOS晶體管P1及相位補(bǔ)償電路52。

在圖2的內(nèi)部電源電壓調(diào)整電路40中，基準(zhǔn)電壓VDDREF被輸入至差動(dòng)放大器51的反轉(zhuǎn)輸入端子，自連接于外部電源電壓VCC的P通道MOS晶體管P1輸出的內(nèi)部電源電壓VDD被輸入至差動(dòng)放大器51的非反轉(zhuǎn)輸入端子，來自差動(dòng)放大器51的輸出端子的控制電壓(比較結(jié)果電壓)經(jīng)由連接點(diǎn)54而施加至P通道MOS晶體管P1的柵極。另外，在連接點(diǎn)54上，連接有具備電阻Rp及電容器Cp的串聯(lián)電路的相位補(bǔ)償電路52，將其電壓設(shè)為DRVP。以所述方式構(gòu)成的內(nèi)部電源電壓調(diào)整電路40基于基準(zhǔn)電壓VDDREF，由外部電源電壓VCC產(chǎn)生規(guī)定的內(nèi)部電源電壓VDD并予以保持，并利用電源電流iVDD經(jīng)由內(nèi)部電源電壓VDD的內(nèi)部電源線120而供給至非易失性存儲(chǔ)裝置內(nèi)的各電路(負(fù)載電路)53。

圖3是圖1的非易失性存儲(chǔ)裝置中的特征部分的方塊圖，是表示輸入/輸出緩沖器31的與數(shù)據(jù)輸出相關(guān)的電路部的結(jié)構(gòu)的方塊圖。圖3中，輸入/輸出緩沖器31是具備數(shù)據(jù)輸出流水線(pipeline)電路55、電平偏移器(Level Shifter，LS)56、及以規(guī)定的外部電源電壓VCCQ而動(dòng)作的緩沖放大器(buffer amplifier)57而構(gòu)成。對于數(shù)據(jù)輸出流水線電路55，輸入欲處理的數(shù)據(jù)信號(hào)、時(shí)脈及各種控制信號(hào)，數(shù)據(jù)信號(hào)經(jīng)電平偏移器56轉(zhuǎn)換為規(guī)定的外部信號(hào)電平后，經(jīng)由緩沖放大器57而輸出至輸入/輸出端子41。

時(shí)序檢測電路13基于輸入/輸出緩沖器31內(nèi)的數(shù)據(jù)信號(hào)來檢測規(guī)定的時(shí)序，并基于該規(guī)定的時(shí)序來產(chǎn)生并輸出動(dòng)作指示信號(hào)ACT。內(nèi)部電源電壓輔助供給電路14基于所述動(dòng)作指示信號(hào)ACT(對應(yīng)于圖5的使能預(yù)備(enable pre)信號(hào)ENB_PRE＜7︰0＞)來產(chǎn)生規(guī)定的輔助電源電壓以增大供給電流，并供給至內(nèi)部電源電壓產(chǎn)生電路11的內(nèi)部電源電壓VDD的內(nèi)部電源線120。 此處，內(nèi)部電源電壓VDD被供給至該非易失性存儲(chǔ)裝置的各電路(負(fù)載電路)53。

圖4是表示圖3的電路動(dòng)作的各信號(hào)的時(shí)序圖。若在輸入/輸出緩沖器31中輸出的數(shù)據(jù)信號(hào)產(chǎn)生大的變化，則用于對輸入/輸出緩沖器31的最終段即具有通常大的尺寸的緩沖放大器57進(jìn)行驅(qū)動(dòng)的電平偏移器56及邏輯門92(參照圖5)需要相對較大的電源電流iVDD。因此，本實(shí)施形態(tài)中，在數(shù)據(jù)信號(hào)到達(dá)邏輯門92之前檢測數(shù)據(jù)信號(hào)的變化，并將該檢測信號(hào)作為動(dòng)作指示信號(hào)ACT而輸出至內(nèi)部電源電壓輔助供給電路14。即，如圖4所示，與數(shù)據(jù)信號(hào)的上升或下降同步地產(chǎn)生動(dòng)作指示信號(hào)ACT，使內(nèi)部電源電壓輔助供給電路14的動(dòng)作啟動(dòng)而使內(nèi)部電源電壓VDD的電流iVDD流動(dòng)時(shí)，將輔助電壓的電荷供給至內(nèi)部電源線120以補(bǔ)充電源電流iVDD。

圖5是表示圖3的內(nèi)部電源電壓輔助供給電路14、電平偏移器17、數(shù)據(jù)輸出流水線電路55、輸出處理電路55A及時(shí)序檢測電路13的結(jié)構(gòu)的電路圖。

圖5中，圖1的輸入/輸出緩沖器31是包含數(shù)據(jù)輸出流水線電路55及輸出處理電路55A而構(gòu)成。數(shù)據(jù)輸出流水線電路55包括：偏移暫存器91，將為了分別處理8比特的數(shù)據(jù)而并聯(lián)設(shè)置的2組8個(gè)延遲型觸發(fā)器(flip-flop)FF1～FF8及延遲型觸發(fā)器FF9～FF16對應(yīng)于各比特而級(jí)聯(lián)連接而成；以及邏輯門92，包含多個(gè)門且具有規(guī)定的邏輯。輸出處理電路55A是具備電平偏移器56及緩沖放大器57而構(gòu)成。數(shù)據(jù)信號(hào)D＜7︰0＞在與時(shí)脈CLK同步地由延遲型觸發(fā)器FF1～FF8暫時(shí)保存后，作為數(shù)據(jù)信號(hào)D1＜7︰0＞而輸入至延遲型觸發(fā)器FF9～FF16、邏輯門92及異或門93的第一輸入端子，進(jìn)而，來自邏輯門92的數(shù)據(jù)信號(hào)經(jīng)由輸出處理電路55A而輸出至輸入/輸出端子42。輸入至延遲型觸發(fā)器FF9～FF16的數(shù)據(jù)信號(hào)D1＜7︰0＞被暫時(shí)保存后，作為數(shù)據(jù)信號(hào)D2＜7︰0＞而輸入至異或門93的第二輸入端子。另外，數(shù)據(jù)信號(hào)D2＜7︰0＞可相對于數(shù)據(jù)信號(hào)D＜7︰0＞而與時(shí)脈CLK同步地借由偏移暫存器91依序偏移。

時(shí)序檢測電路13是具備異或門93、與非(NAND)門94、時(shí)序信號(hào)產(chǎn)生電路110而構(gòu)成。異或門93將作為運(yùn)算結(jié)果的DATAS＜7︰0＞輸出至與非門94的第一輸入端子。另一方面，時(shí)序信號(hào)產(chǎn)生電路110是與時(shí)脈CLK同步地產(chǎn)生使能信號(hào)EN并輸出至與非門94的第二輸入端子。與非門94產(chǎn)生作為運(yùn)算結(jié)果的使能預(yù)備信號(hào)ENB_PRE＜7︰0＞并經(jīng)由電平偏移器17而 作為使能信號(hào)ENB＜7︰0＞輸出至輔助電壓產(chǎn)生電路15。另外，以下的電路對應(yīng)于使能預(yù)備信號(hào)ENB_PRE＜7︰0＞及使能信號(hào)ENB＜7︰0＞的每個(gè)比特而分別具有合計(jì)8個(gè)相同的電路。

(1)數(shù)據(jù)輸出流水線電路55、輸出處理電路55A及時(shí)序檢測電路13，

(2)電平偏移器17，及

(3)輔助電壓產(chǎn)生電路15。

另外，在除了后述的實(shí)施形態(tài)9及實(shí)施形態(tài)10的各實(shí)施形態(tài)中，輔助電壓產(chǎn)生電路15、15Aa、15A～15F及輔助電壓消耗電路15G對應(yīng)于使能信號(hào)ENB＜7︰0＞的每個(gè)比特亦分別具有合計(jì)8個(gè)相同的電路。這當(dāng)然是因?yàn)檩斎?輸出端子41展示了為8比特寬的示例，當(dāng)然，本發(fā)明可適用16比特寬或64比特寬。

內(nèi)部電源電壓輔助供給電路14是具備輔助電壓產(chǎn)生電路15及控制電壓產(chǎn)生電路16而構(gòu)成。輔助電壓產(chǎn)生電路15是將P通道MOS晶體管P11與P通道MOS晶體管P12串聯(lián)連接而構(gòu)成。外部電源電壓VCC連接于P通道MOS晶體管P11的源極(source)，P通道MOS晶體管P12的漏極(drain)成為輔助電壓輸出端子。來自電平偏移器17的使能信號(hào)ENB＜7︰0＞被施加至P通道MOS晶體管P11的各柵極。

控制電壓產(chǎn)生電路16是具備P通道MOS晶體管P13、3個(gè)N通道MOS晶體管N1～N3以及電阻R0而構(gòu)成。對于N通道MOS晶體管N1的柵極施加內(nèi)部電源電壓VDD，該N通道MOS晶體管N1保持始終導(dǎo)通。內(nèi)部電源電壓VDD連接于電阻R0而使規(guī)定電流I0流經(jīng)電阻R0，該電流I0流至N通道MOS晶體管N2，并且，由于N通道MOS晶體管N2、N通道MOS晶體管N3彼此構(gòu)成電流鏡(current mirror)電路，因此，對應(yīng)的電流I0亦流至連接于外部電源電壓VCC的P通道MOS晶體管P13及N通道MOS晶體管N3。此時(shí)的N通道MOS晶體管N3的漏極電壓作為控制電壓VC而施加至P通道MOS晶體管P12的各柵極，所述P通道MOS晶體管P12與P通道MOS晶體管P13構(gòu)成電流鏡電路。

另外，對于內(nèi)部電源電壓輔助供給電路14的使能信號(hào)ENB＜7︰0＞而言，至少3個(gè)邏輯門的延遲進(jìn)入數(shù)據(jù)信號(hào)D1＜7︰0＞，與此相對，數(shù)據(jù)信號(hào)D1＜7︰0＞會(huì)立即進(jìn)入邏輯門電路92，因此趕不上邏輯門電路92的最初數(shù)段的動(dòng)作，但由于主要有助于大電流的動(dòng)作為后段側(cè)，因此該延遲無問題。

以所述方式構(gòu)成的內(nèi)部電源電壓輔助供給電路14中，根據(jù)使能信號(hào)ENB＜7︰0＞，P通道MOS晶體管P11導(dǎo)通，電流流至根據(jù)控制電壓VC受到控制的P通道MOS晶體管P12及與該P(yáng)通道MOS晶體管P12串聯(lián)連接的P通道MOS晶體管P11，自輔助電壓產(chǎn)生電路15將電荷供給至內(nèi)部電源線120，以補(bǔ)充由電源電流iVDD所消耗的電荷。此處，P通道MOS晶體管P12的漏極電壓被調(diào)整成為規(guī)定的基準(zhǔn)電壓VDDREFA并施加至內(nèi)部電源線120。一般而言，基準(zhǔn)電壓VDDREFA被設(shè)定為與基準(zhǔn)電壓VDDREF相等，但本發(fā)明并不限于此，亦可設(shè)定為與基準(zhǔn)電壓VDDREF不同，例如亦可設(shè)定為高于或低于基準(zhǔn)電壓VDDREF。

圖6是表示圖5的電路動(dòng)作的各信號(hào)的時(shí)序圖。如圖6所示，與數(shù)據(jù)信號(hào)的上升或下降同步地產(chǎn)生ENB_PRE＜7︰0＞，使內(nèi)部電源電壓輔助供給電路14的動(dòng)作啟動(dòng)而使內(nèi)部電源電壓VDD的電流iVDD流動(dòng)時(shí)，自輔助電壓產(chǎn)生電路15對內(nèi)部電源線120供給電荷，從而可補(bǔ)充由電源電流iVDD所消耗的電荷。

因而，根據(jù)本實(shí)施形態(tài)，例如即使是以DDR進(jìn)行數(shù)據(jù)讀出的半導(dǎo)體存儲(chǔ)裝置，亦能以比現(xiàn)有技術(shù)高的速度進(jìn)行數(shù)據(jù)的讀出而消耗電力不會(huì)大幅增大。

實(shí)施形態(tài)2

圖7A是表示本發(fā)明的實(shí)施形態(tài)2的內(nèi)部電源電壓輔助供給電路14A的結(jié)構(gòu)的電路圖。實(shí)施形態(tài)2的內(nèi)部電源電壓輔助供給電路14A與實(shí)施形態(tài)1的內(nèi)部電源電壓輔助供給電路14相比較，以下方面不同。

(1)取代輔助電壓產(chǎn)生電路15而具備輔助電壓產(chǎn)生電路15A。

(2)輔助電壓產(chǎn)生電路15A是在外部電源電壓VCC與內(nèi)部電源線120之間具備P通道MOS晶體管P12、充電電容器Cc及P通道MOS晶體管P11而構(gòu)成。

圖7A中，在輔助電壓產(chǎn)生電路15A中，根據(jù)使能信號(hào)ENB＜7︰0＞，P通道MOS晶體管P11導(dǎo)通，電流流至根據(jù)控制電壓VC受到控制的P通道MOS晶體管P12及與該P(yáng)通道MOS晶體管P12串聯(lián)連接的P通道MOS晶體管P11，自輔助電壓產(chǎn)生電路15A將電荷供給至內(nèi)部電源線120，以補(bǔ)充由電源電流iVDD所消耗的電荷。該動(dòng)作與實(shí)施形態(tài)1相同，但本實(shí)施形態(tài)中，在P通道MOS晶體管為斷開狀態(tài)時(shí)，電荷被充電至充電電容器Cc中，因此當(dāng)根據(jù)使能信號(hào)ENB＜7︰0＞而P通道MOS晶體管P11導(dǎo)通時(shí)，可較 實(shí)施形態(tài)1更快速地對內(nèi)部電源線120供給電荷。此處，P通道MOS晶體管P11的漏極電壓被調(diào)整成為規(guī)定的基準(zhǔn)電壓VDDREFA并施加至內(nèi)部電源線120。一般而言，基準(zhǔn)電壓VDDREFA被設(shè)定為與基準(zhǔn)電壓VDDREF相等，但本發(fā)明并不限于此，亦可設(shè)定為與基準(zhǔn)電壓VDDREF不同，例如亦可設(shè)定為高于或低于基準(zhǔn)電壓VDDREF。

因而，實(shí)施形態(tài)2的內(nèi)部電源電壓輔助供給電路14A除了充電電容器Cc的充電以外，具有與實(shí)施形態(tài)1的內(nèi)部電源電壓輔助供給電路14同樣的作用效果。

實(shí)施形態(tài)2的變形例

圖7B是表示本發(fā)明的實(shí)施形態(tài)2的變形例的內(nèi)部電源電壓輔助供給電路14Aa的結(jié)構(gòu)的電路圖。實(shí)施形態(tài)2的變形例的內(nèi)部電源電壓輔助供給電路14Aa與實(shí)施形態(tài)2的內(nèi)部電源電壓輔助供給電路14A相比較，以下方面不同。

(1)取代輔助電壓產(chǎn)生電路15A而具備輔助電壓產(chǎn)生電路15Aa。即，其特征在于，取代PMOS晶體管P11、PMOS晶體管P12而包含NMOS晶體管N11、NMOS晶體管N12，輔助電壓產(chǎn)生電路15Aa是在外部電源電壓VCC與內(nèi)部電源線120之間具備N通道MOS晶體管N12、充電電容器Cc及N通道MOS晶體管N11而構(gòu)成。

(2)取代控制電壓產(chǎn)生電路16而具備控制電壓產(chǎn)生電路16a。此處，其特征尤其在于，PMOS晶體管P13包含NMOS晶體管N31、NMOS晶體管N32，控制電壓產(chǎn)生電路16a是具備2個(gè)P通道MOS晶體管P31、P通道MOS晶體管P32、2個(gè)N通道MOS晶體管N31、N通道MOS晶體管N32及電阻Rga、電阻Rg而構(gòu)成。

(3)取代來自電平偏移器17的使能信號(hào)ENB＜7︰0＞而使用其反轉(zhuǎn)信號(hào)即使能信號(hào)ENP＜7︰0＞。

圖7B中，在輔助電壓產(chǎn)生電路15Aa中，根據(jù)使能信號(hào)ENP＜7︰0＞，使N通道MOS晶體管N11導(dǎo)通，電流流至根據(jù)控制電壓VC受到控制的N通道MOS晶體管N12及與該N通道MOS晶體管N12串聯(lián)連接的N通道MOS晶體管N11。

因而，實(shí)施形態(tài)2的變形例的內(nèi)部電源電壓輔助供給電路14Aa除了電路結(jié)構(gòu)以外，具有與實(shí)施形態(tài)2的內(nèi)部電源電壓輔助供給電路14A同樣的作用效果。即，以下的各實(shí)施形態(tài)中，亦可取代PMOS晶體管而使用NMOS晶體 管來構(gòu)成。

實(shí)施形態(tài)3

圖8A是表示本發(fā)明的實(shí)施形態(tài)3的內(nèi)部電源電壓輔助供給電路14B的結(jié)構(gòu)的電路圖。實(shí)施形態(tài)3的內(nèi)部電源電壓輔助供給電路14B與實(shí)施形態(tài)2的內(nèi)部電源電壓輔助供給電路14A相比較，以下方面不同。

(1)取代控制電壓產(chǎn)生電路16而具備控制電壓產(chǎn)生電路16A。

(2)控制電壓產(chǎn)生電路16A使用差動(dòng)放大器18、P通道MOS晶體管P14、具備電阻Rp1及電容器Cp1的相位補(bǔ)償電路19及電阻Rg，除了電阻Rg的連接以外，與圖2的內(nèi)部電源電壓產(chǎn)生電路11同樣地構(gòu)成為調(diào)節(jié)器型的電路。

圖8A中，控制電壓產(chǎn)生電路16A以電阻Rg的兩端電壓對應(yīng)于基準(zhǔn)電壓VDDREF的方式產(chǎn)生控制電壓DRVP并施加至P通道MOS晶體管P12的各柵極，借此來控制流至P通道MOS晶體管P12的電流。此處，P通道MOS晶體管P12、P通道MOS晶體管P14構(gòu)成電流鏡電路，使彼此對應(yīng)的電流流動(dòng)。另外，在控制電壓產(chǎn)生電路16A中，自外部電源電壓VCC經(jīng)P通道MOS晶體管P14與電阻Rg分壓的電壓受到回饋控制，以與規(guī)定的基準(zhǔn)電壓VDDREF一致。此處，一般而言，施加至差動(dòng)放大器18的基準(zhǔn)電壓VDDREF被設(shè)定為與基準(zhǔn)電壓VDDREF相等，但本發(fā)明并不限于此，亦可設(shè)定為與基準(zhǔn)電壓VDDREF不同，例如亦可設(shè)定為高于或低于基準(zhǔn)電壓VDDREF。

在以所述方式構(gòu)成的內(nèi)部電源電壓輔助供給電路14B中，在輔助電壓產(chǎn)生電路15A中，根據(jù)使能信號(hào)ENB＜7︰0＞，使P通道MOS晶體管P11導(dǎo)通，電流流至根據(jù)控制電壓DRVP受到的控制的P通道MOS晶體管P12及與該P(yáng)通道MOS晶體管P12串聯(lián)連接的P通道MOS晶體管P11，并且，自輔助電壓產(chǎn)生電路15A將電荷與充電至充電電容器Cc中的電荷一同供給至內(nèi)部電源線120，以補(bǔ)充由電源電流iVDD所消耗的電荷。此處，P通道MOS晶體管P11的漏極電壓被調(diào)整成為規(guī)定的基準(zhǔn)電壓VDDREFA并施加至內(nèi)部電源線120。一般而言，基準(zhǔn)電壓VDDREFA被設(shè)定為與基準(zhǔn)電壓VDDREF相等，但本發(fā)明并不限于此，亦可設(shè)定為與基準(zhǔn)電壓VDDREF不同，例如亦可設(shè)定為高于或低于基準(zhǔn)電壓VDDREF。

因而，實(shí)施形態(tài)3的內(nèi)部電源電壓輔助供給電路14B除了控制電壓DRVP的產(chǎn)生以外，具有與實(shí)施形態(tài)2的內(nèi)部電源電壓輔助供給電路14A同樣的作 用效果。

實(shí)施形態(tài)3的變形例

圖8B是表示本發(fā)明的實(shí)施形態(tài)3的變形例的內(nèi)部電源電壓輔助供給電路14Ba的結(jié)構(gòu)的電路圖。實(shí)施形態(tài)3的變形例的內(nèi)部電源電壓輔助供給電路14Ba與實(shí)施形態(tài)3的內(nèi)部電源電壓輔助供給電路14B相比較，以下的方面不同。

(1)取代輔助電壓產(chǎn)生電路15A而具備圖7B的輔助電壓產(chǎn)生電路15Aa。

(2)取代控制電壓產(chǎn)生電路16A而具備控制電壓產(chǎn)生電路16Ab。此處，控制電壓產(chǎn)生電路16Ab與控制電壓產(chǎn)生電路16A相比較，其特征在于：

(i)取代PMOS晶體管P14而具備NMOS晶體管N13；以及

(ii)將針對差動(dòng)放大器18的2個(gè)輸入信號(hào)在非反轉(zhuǎn)輸入端子與反轉(zhuǎn)輸入端子中予以調(diào)換。

(3)取代來自電平偏移器17的使能信號(hào)ENB＜7︰0＞而使用其反轉(zhuǎn)信號(hào)即使能信號(hào)ENP＜7︰0＞。

在圖8B中，控制電壓產(chǎn)生電路16Ab以電阻Rg的兩端電壓對應(yīng)于基準(zhǔn)電壓VDDREF的方式產(chǎn)生控制電壓DRVP并施加至N通道MOS晶體管N13、N通道MOS晶體管N12的各柵極，借此來控制流至N通道MOS晶體管N12的電流。另外，在控制電壓產(chǎn)生電路16Ab中，自外部電源電壓VCC經(jīng)N通道MOS晶體管N13與電阻Rg分壓的電壓受到回饋控制，以與規(guī)定的基準(zhǔn)電壓VDDREF一致。此處，一般而言，施加至差動(dòng)放大器18的基準(zhǔn)電壓VDDREF例如被設(shè)定為與實(shí)施形態(tài)1的基準(zhǔn)電壓VDDREF相等，但本發(fā)明并不限于此，亦可設(shè)定為與實(shí)施形態(tài)1的基準(zhǔn)電壓VDDREF不同，例如亦可設(shè)定為高于或低于實(shí)施形態(tài)1的基準(zhǔn)電壓VDDREF。

在以所述方式構(gòu)成的內(nèi)部電源電壓輔助供給電路14Ba中，在輔助電壓產(chǎn)生電路15Aa中，根據(jù)使能信號(hào)ENP＜7︰0＞，使N通道MOS晶體管N11導(dǎo)通，電流流至根據(jù)控制電壓DRVP受到控制的N通道MOS晶體管N12及與該N通道MOS晶體管N12串聯(lián)連接的N通道MOS晶體管N11，并且，將充電至充電電容器Cc的電荷自輔助電壓產(chǎn)生電路15Aa供給至內(nèi)部電源線120，以補(bǔ)充由電源電流iVDD所消耗的電荷。此處，N通道MOS晶體管N11的源極電壓被調(diào)整成為規(guī)定的基準(zhǔn)電壓VDDREFA并施加至內(nèi)部電源線120。一般而言，基準(zhǔn)電壓VDDREFA被設(shè)定為與基準(zhǔn)電壓VDDREF相等，但本發(fā) 明并不限于此，亦可設(shè)定為與基準(zhǔn)電壓VDDREF不同，例如亦可設(shè)定為高于或低于基準(zhǔn)電壓VDDREF。

因而，實(shí)施形態(tài)3的變形例的內(nèi)部電源電壓輔助供給電路14Ba除了電路結(jié)構(gòu)以外，具有與實(shí)施形態(tài)3的內(nèi)部電源電壓輔助供給電路14B同樣的作用效果。即，在以下的各實(shí)施形態(tài)中，亦可取代PMOS晶體管而使用NMOS晶體管來構(gòu)成。

實(shí)施形態(tài)4

圖9是表示本發(fā)明的實(shí)施形態(tài)4的內(nèi)部電源電壓輔助供給電路14C的結(jié)構(gòu)的電路圖。實(shí)施形態(tài)4的內(nèi)部電源電壓輔助供給電路14C與實(shí)施形態(tài)1的內(nèi)部電源電壓輔助供給電路14相比較，以下方面不同。

(1)取代輔助電壓產(chǎn)生電路15而具備輔助電壓產(chǎn)生電路15B。

(2)取代控制電壓產(chǎn)生電路16而具備控制電壓產(chǎn)生電路16B。

在圖9中，輔助電壓產(chǎn)生電路15B是在外部電源電壓VCC與內(nèi)部電源線120之間具備P通道MOS晶體管P11及N通道MOS晶體管N11而構(gòu)成?？刂齐妷寒a(chǎn)生電路16B是在外部電源電壓VCC與內(nèi)部電源電壓VDD之間具備N通道MOS晶體管N4及電阻Rg而構(gòu)成為源極隨耦器(source follower)電路。N通道MOS晶體管N4與N通道MOS晶體管N11構(gòu)成電流鏡電路，N通道MOS晶體管N4的漏極電壓成為控制電壓VC，在控制電壓產(chǎn)生電路16B中，基于外部電源電壓VCC，與流至電阻Rc及N通道MOS晶體管N4的電流對應(yīng)的電流流至N通道MOS晶體管N11。

在輔助電壓產(chǎn)生電路15B中，根據(jù)使能信號(hào)ENB＜7︰0＞，使P通道MOS晶體管P11導(dǎo)通，電流流至根據(jù)控制電壓VC受到控制的N通道MOS晶體管N11及與該N通道MOS晶體管N11串聯(lián)連接的P通道MOS晶體管P11，借由該電流，自輔助電壓產(chǎn)生電路15B將電荷供給至內(nèi)部電源線120，以補(bǔ)充由電源電流iVDD所消耗的電荷。此處，N通道MOS晶體管N11的源極電壓被調(diào)整成為規(guī)定的基準(zhǔn)電壓VDDREFA并施加至內(nèi)部電源線120。一般而言，基準(zhǔn)電壓VDDREFA被設(shè)定為與基準(zhǔn)電壓VDDREF相等，但本發(fā)明并不限于此，亦可設(shè)定為與基準(zhǔn)電壓VDDREF不同，例如亦可設(shè)定為高于或低于基準(zhǔn)電壓VDDREF。

因而，實(shí)施形態(tài)4的內(nèi)部電源電壓輔助供給電路14C具有與實(shí)施形態(tài)1的內(nèi)部電源電壓輔助供給電路14同樣的作用效果。

實(shí)施形態(tài)5

圖10是表示本發(fā)明的實(shí)施形態(tài)5的內(nèi)部電源電壓輔助供給電路14D的結(jié)構(gòu)的電路圖。實(shí)施形態(tài)5的內(nèi)部電源電壓輔助供給電路14D與實(shí)施形態(tài)1的內(nèi)部電源電壓輔助供給電路14相比較，以下方面不同。

(1)取代輔助電壓產(chǎn)生電路15而具備輔助電壓產(chǎn)生電路15C。

(2)未設(shè)置控制電壓產(chǎn)生電路16。

在圖10中，輔助電壓產(chǎn)生電路15C是在外部電源電壓VCC與內(nèi)部電源線120之間具備電阻Rc及P通道MOS晶體管P11而構(gòu)成。在輔助電壓產(chǎn)生電路15C中，根據(jù)使能信號(hào)ENB＜7︰0＞，使P通道MOS晶體管P11導(dǎo)通時(shí)，基于外部電源電壓VCC，電流流至電阻Rc及P通道MOS晶體管P11，借由該電流，自輔助電壓產(chǎn)生電路15C將電荷供給至內(nèi)部電源線120，以補(bǔ)充由電源電流iVDD所消耗的電荷。此處，P通道MOS晶體管P11的漏極電壓被調(diào)整成為規(guī)定的基準(zhǔn)電壓VDDREFA并施加至內(nèi)部電源線120。一般而言，基準(zhǔn)電壓VDDREFA被設(shè)定為與基準(zhǔn)電壓VDDREF相等，但本發(fā)明并不限于此，亦可設(shè)定為與基準(zhǔn)電壓VDDREF不同，例如亦可設(shè)定為高于或低于基準(zhǔn)電壓VDDREF。

因而，實(shí)施形態(tài)5的內(nèi)部電源電壓輔助供給電路14D具有與實(shí)施形態(tài)1的內(nèi)部電源電壓輔助供給電路14同樣的作用效果。

另外，在輔助電壓產(chǎn)生電路15C中，將使能信號(hào)ENB＜7︰0＞的反轉(zhuǎn)信號(hào)作為使能信號(hào)，將P通道MOS晶體管P11變更為N通道MOS晶體管而成的電路亦同樣地進(jìn)行動(dòng)作，為實(shí)施形態(tài)5的變形例。

實(shí)施形態(tài)6

圖11是表示本發(fā)明的實(shí)施形態(tài)6的內(nèi)部電源電壓輔助供給電路14E的結(jié)構(gòu)的電路圖。實(shí)施形態(tài)6的內(nèi)部電源電壓輔助供給電路14E與實(shí)施形態(tài)5的內(nèi)部電源電壓輔助供給電路14D相比較，以下方面不同。

(1)取代輔助電壓產(chǎn)生電路15C而具備輔助電壓產(chǎn)生電路15D。

在圖11中，輔助電壓產(chǎn)生電路15D是在外部電源電壓VCC與內(nèi)部電源線120之間僅具備P通道MOS晶體管P11而構(gòu)成。在輔助電壓產(chǎn)生電路15D中，根據(jù)使能信號(hào)ENB＜7︰0＞，使P通道MOS晶體管P11導(dǎo)通時(shí)，基于外部電源電壓VCC，電流流至P通道MOS晶體管P11，借由該電流，自輔助電壓產(chǎn)生電路15D將電荷供給至內(nèi)部電源線120，以補(bǔ)充由電源電流iVDD 所消耗的電荷。此處，P通道MOS晶體管P11的漏極電壓被調(diào)整成規(guī)定的基準(zhǔn)電壓VDDREFA并施加至內(nèi)部電源線120。一般而言，基準(zhǔn)電壓VDDREFA被設(shè)定為與基準(zhǔn)電壓VDDREF相等，但本發(fā)明并不限于此，亦可設(shè)定為與基準(zhǔn)電壓VDDREF不同，例如亦可設(shè)定為高于或低于基準(zhǔn)電壓VDDREF。

因而，實(shí)施形態(tài)6的內(nèi)部電源電壓輔助供給電路14E具有與實(shí)施形態(tài)5的內(nèi)部電源電壓輔助供給電路14D同樣的作用效果。

另外，在輔助電壓產(chǎn)生電路15D中，將使能信號(hào)ENB＜7︰0＞的反轉(zhuǎn)信號(hào)作為使能信號(hào)，將P通道MOS晶體管P11變更為N通道MOS晶體管而成的電路亦同樣地進(jìn)行動(dòng)作，為實(shí)施形態(tài)6的變形例。

實(shí)施形態(tài)7

圖12是表示本發(fā)明的實(shí)施形態(tài)7的內(nèi)部電源電壓輔助供給電路14F的結(jié)構(gòu)的電路圖。實(shí)施形態(tài)7的內(nèi)部電源電壓輔助供給電路14F與實(shí)施形態(tài)5的內(nèi)部電源電壓輔助供給電路14D相比較，以下方面不同。

(1)取代輔助電壓產(chǎn)生電路15C而具備輔助電壓產(chǎn)生電路15E，該輔助電壓產(chǎn)生電路15E是將電阻Rc與P通道MOS晶體管P11的插入位置予以調(diào)換而構(gòu)成。

在圖12的輔助電壓產(chǎn)生電路15E中，根據(jù)使能信號(hào)ENB＜7︰0＞，使P通道MOS晶體管P11導(dǎo)通時(shí)，基于外部電源電壓VCC，電流流至P通道MOS晶體管P11及電阻Rc，借由該電流，自輔助電壓產(chǎn)生電路15E將電荷供給至內(nèi)部電源線120，以補(bǔ)充由電源電流iVDD所消耗的電荷。此處，自P通道MOS晶體管P11的漏極電壓下降了電阻Rc的兩端電壓后的電壓被調(diào)整成為規(guī)定的基準(zhǔn)電壓VDDREFA并被施加至內(nèi)部電源線120。一般而言，基準(zhǔn)電壓VDDREFA被設(shè)定為與基準(zhǔn)電壓VDDREF相等，但本發(fā)明并不限于此，亦可設(shè)定為與基準(zhǔn)電壓VDDREF不同，例如亦可設(shè)定為高于或低于基準(zhǔn)電壓VDDREF。

因而，實(shí)施形態(tài)7的內(nèi)部電源電壓輔助供給電路14F具有與實(shí)施形態(tài)5的內(nèi)部電源電壓輔助供給電路14D同樣的作用效果。

另外，在輔助電壓產(chǎn)生電路15E中，將使能信號(hào)ENB＜7︰0＞的反轉(zhuǎn)信號(hào)作為使能信號(hào)，將P通道MOS晶體管P11變更為N通道MOS晶體管而成的電路亦同樣地進(jìn)行動(dòng)作，為實(shí)施形態(tài)7的變形例。

實(shí)施形態(tài)8

圖13是表示本發(fā)明的實(shí)施形態(tài)8的內(nèi)部電源電壓輔助供給電路14G的結(jié)構(gòu)的電路圖。實(shí)施形態(tài)8的內(nèi)部電源電壓輔助供給電路14G與實(shí)施形態(tài)3的內(nèi)部電源電壓輔助供給電路14B相比較，以下方面不同。

(1)取代輔助電壓產(chǎn)生電路15A而具備不包含充電電容器Cc的輔助電壓產(chǎn)生電路15F。

(2)取代控制電壓產(chǎn)生電路16A而具備不包含P通道MOS晶體管P14及電阻Rg的控制電壓產(chǎn)生電路16Aa。

圖13中，控制電壓DRVP被施加至P通道MOS晶體管P12的各柵極，內(nèi)部電源線120連接于控制電壓產(chǎn)生電路16Aa內(nèi)的差動(dòng)放大器18的非反轉(zhuǎn)輸入端子。

在以所述方式構(gòu)成的內(nèi)部電源電壓輔助供給電路14G中，根據(jù)使能信號(hào)ENB＜7︰0＞，使P通道MOS晶體管P11導(dǎo)通，電流流至根據(jù)控制電壓DRVP受到控制的P通道MOS晶體管P12及與該P(yáng)通道MOS晶體管P12串聯(lián)連接的P通道MOS晶體管P11，借由該電流，自輔助電壓產(chǎn)生電路15F將電荷供給至內(nèi)部電源線120，以補(bǔ)充由電源電流iVDD所消耗的電荷。此處，P通道MOS晶體管P11的漏極電壓被回饋至差動(dòng)放大器18，P通道MOS晶體管P11的漏極電壓被調(diào)整成為規(guī)定的基準(zhǔn)電壓VDDREFA并施加至內(nèi)部電源線120。一般而言，基準(zhǔn)電壓VDDREFA被設(shè)定為與基準(zhǔn)電壓VDDREF相等，但本發(fā)明并不限于此，亦可設(shè)定為與基準(zhǔn)電壓VDDREF不同，例如亦可設(shè)定為高于或低于基準(zhǔn)電壓VDDREF。

另外，一般而言，輸入至比較器70的基準(zhǔn)電壓VDDREF例如被設(shè)定為與實(shí)施形態(tài)1的基準(zhǔn)電壓VDDREF相等，但本發(fā)明并不限于此，亦可設(shè)定為與實(shí)施形態(tài)1的基準(zhǔn)電壓VDDREF不同，例如亦可設(shè)定為高于或低于實(shí)施形態(tài)1的基準(zhǔn)電壓VDDREF。

因而，實(shí)施形態(tài)8的內(nèi)部電源電壓輔助供給電路14G除了內(nèi)部電源線120的電壓控制以外，具有與實(shí)施形態(tài)3的內(nèi)部電源電壓輔助供給電路14B同樣的作用效果。

另外，輔助電壓產(chǎn)生電路15F當(dāng)然亦可設(shè)為具備充電電容器Cc的電路。

實(shí)施形態(tài)9

圖14是表示本發(fā)明的實(shí)施形態(tài)9的內(nèi)部電源電壓輔助供給電路14H及解碼器98的結(jié)構(gòu)的電路圖。實(shí)施形態(tài)9的內(nèi)部電源電壓輔助供給電路14與 實(shí)施形態(tài)3的內(nèi)部電源電壓輔助供給電路14B相比較，以下方面不同。

(1)取代輔助電壓產(chǎn)生電路15A而具備不包含充電電容器Cc的3個(gè)輔助電壓產(chǎn)生電路15-1～15-3。各輔助電壓產(chǎn)生電路15-1～15-3是在外部電源電壓VCC與內(nèi)部電源線120之間插入P通道MOS晶體管P11、P通道MOS晶體管P12而構(gòu)成。

(2)取代控制電壓產(chǎn)生電路16A，而具備分別具有與控制電壓產(chǎn)生電路16A同樣的結(jié)構(gòu)的3個(gè)控制電壓產(chǎn)生電路16A-1～16A-3而構(gòu)成。另外，在控制電壓產(chǎn)生電路16A-1～16A-3中，自外部電源電壓VCC經(jīng)P通道MOS晶體管P14與電阻Rg分壓的電壓受到回饋控制，以與規(guī)定的基準(zhǔn)電壓VDDREF1～VDDREF3一致。此處，一般而言，施加至差動(dòng)放大器18的基準(zhǔn)電壓VDDREF1～VDDREF3被設(shè)定為與基準(zhǔn)電壓VDDREF相等，但本發(fā)明并不限于此，亦可設(shè)定為與基準(zhǔn)電壓VDDREF不同，例如亦可設(shè)定為高于或低于基準(zhǔn)電壓VDDREF。

(3)還包括：解碼器98，將來自電平偏移器17的8比特的使能信號(hào)ENB＜7︰0＞解碼為3比特的使能解碼信號(hào)，并施加至輔助電壓產(chǎn)生電路15-1～15-3的P通道MOS晶體管P11的各柵極。

圖14中，來自控制電壓產(chǎn)生電路16A-1的控制電壓DRVP被施加至輔助電壓產(chǎn)生電路15-1的P通道MOS晶體管P12的柵極，控制電壓產(chǎn)生電路16A-1與輔助電壓產(chǎn)生電路15-1構(gòu)成與來自解碼器98的3比特的使能解碼信號(hào)的第一比特對應(yīng)地進(jìn)行動(dòng)作的1組電路。而且，來自控制電壓產(chǎn)生電路16A-2的控制電壓DRVP被施加至輔助電壓產(chǎn)生電路15-2的P通道MOS晶體管P12的柵極，控制電壓產(chǎn)生電路16A-2與輔助電壓產(chǎn)生電路15-2構(gòu)成與來自解碼器98的3比特的使能解碼信號(hào)的第二比特對應(yīng)地進(jìn)行動(dòng)作的1組電路。進(jìn)而，來自控制電壓產(chǎn)生電路16A-3的控制電壓DRVP被施加至輔助電壓產(chǎn)生電路15-3的P通道MOS晶體管P12的柵極，控制電壓產(chǎn)生電路16A-3與輔助電壓產(chǎn)生電路15-3構(gòu)成與來自解碼器98的3比特的使能解碼信號(hào)的第三比特對應(yīng)地進(jìn)行動(dòng)作的1組電路。

在輔助電壓產(chǎn)生電路15-1中，P通道MOS晶體管P12的漏極電壓被調(diào)整成為規(guī)定的基準(zhǔn)電壓VDDREFA1并施加至內(nèi)部電源線120。一般而言，基準(zhǔn)電壓VDDREFA1被設(shè)定為與基準(zhǔn)電壓VDDREF相等，但本發(fā)明并不限于此，亦可設(shè)定為與基準(zhǔn)電壓VDDREF不同，例如亦可設(shè)定為高于或低于基準(zhǔn) 電壓VDDREF。

在輔助電壓產(chǎn)生電路15-2中，P通道MOS晶體管P12的漏極電壓被調(diào)整成為規(guī)定的基準(zhǔn)電壓VDDREFA2并施加至內(nèi)部電源線120。一般而言，基準(zhǔn)電壓VDDREFA2被設(shè)定為與基準(zhǔn)電壓VDDREF相等，但本發(fā)明并不限于此，亦可設(shè)定為與基準(zhǔn)電壓VDDREF不同，例如亦可設(shè)定為高于或低于基準(zhǔn)電壓VDDREF。

在輔助電壓產(chǎn)生電路15-3中，P通道MOS晶體管P12的漏極電壓被調(diào)整成為規(guī)定的基準(zhǔn)電壓VDDREFA3并施加至內(nèi)部電源線120。一般而言，基準(zhǔn)電壓VDDREFA3被設(shè)定為與基準(zhǔn)電壓VDDREF相等，但本發(fā)明并不限于此，亦可設(shè)定為與基準(zhǔn)電壓VDDREF不同，例如亦可設(shè)定為高于或低于基準(zhǔn)電壓VDDREF。

并且，輔助電壓產(chǎn)生電路15-1～15-3的各P通道MOS晶體管P12的漏極電壓合并后的電壓被調(diào)整成為規(guī)定的基準(zhǔn)電壓VDDREFA并施加至內(nèi)部電源線120。一般而言，基準(zhǔn)電壓VDDREFA被設(shè)定為與基準(zhǔn)電壓VDDREF相等，但本發(fā)明并不限于此，亦可設(shè)定為與基準(zhǔn)電壓VDDREF不同，例如亦可設(shè)定為高于或低于基準(zhǔn)電壓VDDREF。

因而，實(shí)施形態(tài)9的內(nèi)部電源電壓輔助供給電路14H除了借由解碼器98的解碼進(jìn)行的電壓控制以外，具有與實(shí)施形態(tài)8的內(nèi)部電源電壓輔助供給電路14G同樣的作用效果。本實(shí)施形態(tài)中，與實(shí)施形態(tài)8相比較，可將內(nèi)部電源電壓輔助供給電路的電路規(guī)模縮小至約3/8。

實(shí)施形態(tài)10

圖15是表示本發(fā)明的實(shí)施形態(tài)10的內(nèi)部電源電壓輔助供給電路14a與其周邊電路的結(jié)構(gòu)的電路圖。而且，圖16是表示圖15的電路動(dòng)作的使能信號(hào)ENBP的時(shí)序圖。實(shí)施形態(tài)10的內(nèi)部電源電壓輔助供給電路14a與實(shí)施形態(tài)1的內(nèi)部電源電壓輔助供給電路14相比較，以下方面不同。

(1)內(nèi)部電源電壓輔助供給電路14a是包含1比特的輔助電壓產(chǎn)生電路15而構(gòu)成。另外，與1比特的輔助電壓產(chǎn)生電路15的PMOS晶體管P11的柵極連接的電平偏移器17僅具備1比特的該電路。

(2)還包括：數(shù)據(jù)遷移計(jì)數(shù)電路60，針對來自時(shí)序檢測電路13的8比特的使能預(yù)備信號(hào)ENB_PRE＜7︰0＞，產(chǎn)生具有與8比特值對應(yīng)的脈寬的1比特的使能預(yù)備信號(hào)ENBP_PRE(參照圖16，使能預(yù)備信號(hào)ENBP_PRE與 使能信號(hào)ENBP僅電平不同)。

圖15的數(shù)據(jù)遷移計(jì)數(shù)電路60是具備與門(AND gate)61、反或(NOR)門(NOR gate)62、反相器63、P通道MOS晶體管P21、N通道MOS晶體管N21、電阻R21及與8比特對應(yīng)地構(gòu)成的8個(gè)電容器電路66而構(gòu)成，所述8個(gè)電容器電路66分別具備傳輸閘64及具有彼此相同的電容量C21的電容器65。來自時(shí)序檢測電路13的8比特的使能預(yù)備信號(hào)ENB_PRE＜7︰0＞被輸入至與門61，并且被輸入至電容器電路66的各傳輸門64。此處，8比特的使能預(yù)備信號(hào)ENB_PRE＜7︰0＞為低電平有效(low active)信號(hào)，且輸入至與門61的8比特的使能預(yù)備信號(hào)ENB_PRE＜7︰0＞中只要有1比特為低電平，則N通道MOS晶體管N21的輸出電平亦成為高電平。另一方面，對于8比特的電容器電路66而言，將8比特的使能預(yù)備信號(hào)ENB_PRE＜7︰0＞中的低電平的比特?cái)?shù)N_low乘以電容量C21所得的值成為整體電容量，電阻R21與電容器電路66的RC時(shí)間常數(shù)為R21×N_low×C21。

以所述方式構(gòu)成的數(shù)據(jù)遷移計(jì)數(shù)電路60中，8比特的使能預(yù)備信號(hào)ENB_PRE＜7︰0＞中只要有1比特為低電平，則來自與門62的輸出信號(hào)亦成為低電平，經(jīng)包含MOS晶體管P21、MOS晶體管N21的反相器反轉(zhuǎn)后，N通道MOS晶體管N21的輸出端子在經(jīng)過由所述時(shí)間常數(shù)決定的時(shí)間后成為高電平。因而，首先，使能預(yù)備信號(hào)ENBP_PRE下降至低電平(時(shí)刻t0)，然后，處理后的使能預(yù)備信號(hào)ENBP_PRE根據(jù)所述時(shí)間常數(shù)而延遲與8比特的使能預(yù)備信號(hào)ENB_PRE＜7︰0＞的低電平的比特?cái)?shù)對應(yīng)的時(shí)間后上升至高電平(時(shí)刻t1～時(shí)刻t8中的1個(gè)時(shí)刻)。使能預(yù)備信號(hào)ENBP_PRE借由電平偏移器17而使其電平偏移后，施加至內(nèi)部電源電壓輔助供給電路14a內(nèi)的輔助電壓產(chǎn)生電路15的P通道MOS晶體管P11的柵極。

在以所述方式構(gòu)成的內(nèi)部電源電壓輔助供給電路14a中，根據(jù)具有與使能預(yù)備信號(hào)ENB_PRE＜7︰0＞的低電平比特?cái)?shù)相應(yīng)的脈寬的使能信號(hào)ENBP，使P通道MOS晶體管P11導(dǎo)通，電流流至根據(jù)控制電壓VC受到控制的P通道MOS晶體管P12及與該P(yáng)通道MOS晶體管P12串聯(lián)連接的P通道MOS晶體管P11，借由該電流，自輔助電壓產(chǎn)生電路15將電荷供給至內(nèi)部電源線120，以補(bǔ)充由電源電流iVDD所消耗的電荷。此處，P通道MOS晶體管P12的漏極電壓被調(diào)整成為規(guī)定的基準(zhǔn)電壓VDDREFA并施加至內(nèi)部電源線120。一般而言，基準(zhǔn)電壓VDDREFA被設(shè)定為與基準(zhǔn)電壓VDDREF 相等，但本發(fā)明并不限于此，亦可設(shè)定為與基準(zhǔn)電壓VDDREF不同，例如亦可設(shè)定為高于或低于基準(zhǔn)電壓VDDREF。

因而，實(shí)施形態(tài)10的內(nèi)部電源電壓輔助供給電路14a除了數(shù)據(jù)遷移計(jì)數(shù)電路60的動(dòng)作以外，具有與實(shí)施形態(tài)1的內(nèi)部電源電壓輔助供給電路14同樣的作用效果。

另外，對于內(nèi)部電源電壓輔助供給電路14a，并不限定于圖15，亦可為本說明書記載的各實(shí)施形態(tài)的內(nèi)部電源電壓輔助供給電路14、內(nèi)部電源電壓輔助供給電路14A～14H。

實(shí)施形態(tài)11

圖17是表示本發(fā)明的實(shí)施形態(tài)11的內(nèi)部電源電壓輔助供給電路14與其周邊電路的結(jié)構(gòu)的電路圖。實(shí)施形態(tài)11的內(nèi)部電源電壓輔助供給電路14展示了與實(shí)施形態(tài)1的內(nèi)部電源電壓輔助供給電路14相同的電路的示例，但其周邊電路與實(shí)施形態(tài)1的內(nèi)部電源電壓輔助供給電路14的周邊電路相比較，以下方面不同。

(1)在時(shí)序檢測電路13與電平偏移器17之間還包括或門(OR gate)74。

(2)還包括比較器70。

圖17中，比較器70將內(nèi)部電源電壓VDD與基準(zhǔn)電壓VDDREF進(jìn)行比較而產(chǎn)生比較結(jié)果信號(hào)COMP，并輸出至或門74的第一輸入端子。另一方面，來自時(shí)序檢測電路13的使能預(yù)備信號(hào)ENB_PRE＜7︰0＞分別輸入至對應(yīng)比特的或門74的第二輸入端子，各或門74輸出使能信號(hào)ENBP＜7︰0＞。另外，或門74以下述方式進(jìn)行動(dòng)作。實(shí)施形態(tài)1的電路中，若使能預(yù)備信號(hào)ENB_PRE＜n＞為低電平，則內(nèi)部電源電壓輔助供給電路14進(jìn)行動(dòng)作，但若比較結(jié)果信號(hào)COMP并非亦為低電平，則或門74的輸出不會(huì)成為低電平。因而，本實(shí)施形態(tài)11中，使能預(yù)備信號(hào)ENB_PRE＜n＞成為低電平，并且，實(shí)際上，負(fù)載電流iVDD增大而內(nèi)部電源電壓VDD開始下降，內(nèi)部電源電壓輔助供給電路14才開始進(jìn)行動(dòng)作。

來自或門74的8比特的使能信號(hào)ENBP＜7︰0＞借由電平偏移器17而使其電平偏移后，施加至內(nèi)部電源電壓輔助供給電路14內(nèi)的各輔助電壓產(chǎn)生電路15的P通道MOS晶體管P11的柵極。

圖18A是在圖17的電路中表示情形(case)1的動(dòng)作的時(shí)序圖。

圖18A中，當(dāng)內(nèi)部電源電壓VDD成為基準(zhǔn)電壓VDDREF以下時(shí)是使能預(yù)備信號(hào)ENB_PRE的下降之前時(shí)(情形1)，與成為基準(zhǔn)電壓VDDREF以下時(shí)(時(shí)刻t11)同步地，比較結(jié)果信號(hào)COMP下降，隨后，使能預(yù)備信號(hào)ENB_PRE及使能信號(hào)ENB下降(時(shí)刻t12)。然后，當(dāng)內(nèi)部電源電壓VDD達(dá)到基準(zhǔn)電壓VDDREF以上時(shí)(時(shí)刻t13)，比較結(jié)果信號(hào)COMP及使能信號(hào)ENB上升。

圖18B是在圖17的電路中表示情形2的動(dòng)作的時(shí)序圖。

圖18B中，內(nèi)部電源電壓VDD成為基準(zhǔn)電壓VDDREF以下時(shí)是使能預(yù)備信號(hào)ENB_PRE的下降之后時(shí)(情形2)，與成為基準(zhǔn)電壓VDDREF以下時(shí)(時(shí)刻t21)同步地，比較結(jié)果信號(hào)COMP及使能信號(hào)ENB下降。然后，使能信號(hào)ENB及使能預(yù)備信號(hào)ENB_PRE上升(時(shí)刻t22)，隨后，當(dāng)內(nèi)部電源電壓VDD達(dá)到基準(zhǔn)電壓VDDREF以上時(shí)，比較結(jié)果信號(hào)COMP上升(時(shí)刻t23)。

因而，根據(jù)本實(shí)施形態(tài)，除了實(shí)施形態(tài)1的作用效果以外，根據(jù)內(nèi)部電源電壓VDD與基準(zhǔn)電壓VDDREF的比較結(jié)果產(chǎn)生使能信號(hào)ENB，因此與實(shí)施形態(tài)1相比較，可使輔助電壓產(chǎn)生電路15更確實(shí)地進(jìn)行動(dòng)作。

另外，一般而言，輸入至比較器70的基準(zhǔn)電壓VDDREF例如被設(shè)定為與實(shí)施形態(tài)1的基準(zhǔn)電壓VDDREF相等，但本發(fā)明并不限于此，亦可設(shè)定為與實(shí)施形態(tài)1的基準(zhǔn)電壓VDDREF不同，例如亦可設(shè)定為高于或低于實(shí)施形態(tài)1的基準(zhǔn)電壓VDDREF。

實(shí)施形態(tài)12

圖19是表示本發(fā)明的實(shí)施形態(tài)12的內(nèi)部電源電壓輔助供給電路14與其周邊電路的結(jié)構(gòu)的電路圖。實(shí)施形態(tài)12的內(nèi)部電源電壓輔助供給電路14展示了與實(shí)施形態(tài)1的內(nèi)部電源電壓輔助供給電路14相同的電路的示例，但其周邊電路與實(shí)施形態(tài)1的內(nèi)部電源電壓輔助供給電路14的周邊電路相比較，以下方面不同。

(1)在時(shí)序檢測電路13與電平偏移器17之間還包括或門74。

(2)還包括比較器71、比較器72及邏輯電路73。

圖19中，比較器71將內(nèi)部電源電壓VDD與第一基準(zhǔn)電壓VDDREF1進(jìn)行比較而產(chǎn)生比較結(jié)果信號(hào)COMP1，并輸出至邏輯電路73。而且，比較器72將內(nèi)部電源電壓VDD與第二基準(zhǔn)電壓VDDREF2(＜VDDREF1)進(jìn)行 比較而產(chǎn)生比較結(jié)果信號(hào)COMP2，并輸出至邏輯電路73。邏輯電路73基于規(guī)定的情形選擇信號(hào)CASE_SEL及2個(gè)比較結(jié)果信號(hào)COMP1、比較結(jié)果信號(hào)COMP2而執(zhí)行詳細(xì)后述的規(guī)定的邏輯處理后，將比較結(jié)果信號(hào)COMP輸出至或門74的第一輸入端子。另一方面，來自時(shí)序檢測電路13的使能預(yù)備信號(hào)ENB_PRE＜7︰0＞被分別輸入至或門74的第二輸入端子。另外，比較器71、比較器72是與實(shí)施形態(tài)11同樣地進(jìn)行動(dòng)作。

來自或門74的8比特的使能預(yù)備信號(hào)ENBP_PRE＜7︰0＞在借由電平偏移器17而使其電平偏移后，施加至內(nèi)部電源電壓輔助供給電路14內(nèi)的各輔助電壓產(chǎn)生電路15的P通道MOS晶體管P11的柵極。

圖20是表示圖19的邏輯電路73的結(jié)構(gòu)的電路圖。圖20中，邏輯電路73是具備與非門81～83、或非門84～85、反相器86～87、異或門88、與門89～90而構(gòu)成。邏輯電路73基于情形選擇信號(hào)CASE_SEL及2個(gè)比較結(jié)果信號(hào)COMP1、比較結(jié)果信號(hào)COMP2而執(zhí)行規(guī)定的邏輯處理后，將比較結(jié)果信號(hào)COMP輸出至或門74的第一輸入端子。此處，情形選擇信號(hào)CASE_SEL如下所述般切換情形(詳細(xì)情況參照圖22A及圖22B)。

＜情形11＞基于第一基準(zhǔn)電壓VDDREF1進(jìn)行比較結(jié)果信號(hào)COMP的下降，且基于第二基準(zhǔn)電壓VDDREF2進(jìn)行比較結(jié)果信號(hào)COMP的上升。

＜情形12＞基于第二基準(zhǔn)電壓VDDREF2進(jìn)行比較結(jié)果信號(hào)COMP的下降，且基于第一基準(zhǔn)電壓VDDREF1進(jìn)行比較結(jié)果信號(hào)COMP的上升。

圖21A是在圖19的電路中表示情形11的整體動(dòng)作的時(shí)序圖。圖21A中，當(dāng)內(nèi)部電源電壓VDD成為第一基準(zhǔn)電壓VDDREF1以下時(shí)(時(shí)刻t31)，在比較結(jié)果信號(hào)COMP及使能信號(hào)ENB下降后，使能預(yù)備信號(hào)ENB_PRE及使能信號(hào)ENB上升(時(shí)刻t32)，當(dāng)內(nèi)部電源電壓VDD達(dá)到第二基準(zhǔn)電壓VDDREF2以上時(shí)(時(shí)刻t33)，比較結(jié)果信號(hào)COMP上升。

圖22B是在圖19的電路中表示情形12的整體動(dòng)作的時(shí)序圖。圖21B中，當(dāng)內(nèi)部電源電壓VDD成為第二基準(zhǔn)電壓VDDREF2以下時(shí)(時(shí)刻t41)，在比較結(jié)果信號(hào)COMP及使能信號(hào)ENB下降后，使能預(yù)備信號(hào)ENB_PRE及使能信號(hào)ENB上升(時(shí)刻t42)，當(dāng)內(nèi)部電源電壓VDD達(dá)到第一基準(zhǔn)電壓VDDREF1以上時(shí)(時(shí)刻t43)，比較結(jié)果信號(hào)COMP上升。

圖22A是在圖19的電路中表示情形11的詳細(xì)動(dòng)作的時(shí)序圖。由圖22A明確的是，基于第一基準(zhǔn)電壓VDDREF1進(jìn)行比較結(jié)果信號(hào)COMP的下降， 基于第二基準(zhǔn)電壓VDDREF2進(jìn)行比較結(jié)果信號(hào)COMP的上升。

圖22B是在圖19的電路中表示情形12的詳細(xì)動(dòng)作的時(shí)序圖。由圖22B明確的是，基于第二基準(zhǔn)電壓VDDREF2進(jìn)行比較結(jié)果信號(hào)COMP的下降，且基于第一基準(zhǔn)電壓VDDREF1進(jìn)行比較結(jié)果信號(hào)COMP的上升。

因而，根據(jù)本實(shí)施形態(tài)，除了實(shí)施形態(tài)1的作用效果以外，由于根據(jù)內(nèi)部電源電壓VDD與電平互不相同的2個(gè)基準(zhǔn)電壓VDDREF的比較結(jié)果來產(chǎn)生使能信號(hào)ENB，因此與實(shí)施形態(tài)1相比較，能夠使輔助電壓產(chǎn)生電路15更確實(shí)地進(jìn)行動(dòng)作。

以上的實(shí)施形態(tài)12中，使用情形選擇信號(hào)CASE_SEL，分2個(gè)情形來選擇性地切換該裝置的動(dòng)作，但本發(fā)明并不限于此，亦可將情形選擇信號(hào)CASE_SEL固定為任一個(gè)電平。即，亦可不設(shè)置情形選擇信號(hào)CASE_SEL。

另外，一般而言，輸入至比較器71的基準(zhǔn)電壓VDDREF1例如被設(shè)定為與實(shí)施形態(tài)1的基準(zhǔn)電壓VDDREF相等，但本發(fā)明并不限于此，亦可設(shè)定為與實(shí)施形態(tài)1的基準(zhǔn)電壓VDDREF不同，例如亦可設(shè)定為高于或低于實(shí)施形態(tài)1的基準(zhǔn)電壓VDDREF。

實(shí)施形態(tài)13

圖23是表示本發(fā)明的實(shí)施形態(tài)13的內(nèi)部電源電壓輔助消耗電路14I、數(shù)據(jù)輸出流水線電路55、輸出處理電路55A及時(shí)序檢測電路13A的結(jié)構(gòu)的電路圖。實(shí)施形態(tài)13的內(nèi)部電源電壓輔助消耗電路14I與實(shí)施形態(tài)1的內(nèi)部電源電壓輔助供給電路14相比較，其特征在于，當(dāng)大的負(fù)載電流流至各電路(負(fù)載電路)53時(shí)，消耗負(fù)載電流的電荷，以使負(fù)載電流可保持規(guī)定的平均電流。此處，與實(shí)施形態(tài)1相比較，以下方面不同。

(1)取代內(nèi)部電源電壓輔助供給電路14，而具備包含控制電壓產(chǎn)生電路16C及輔助電壓消耗電路15G的內(nèi)部電源電壓輔助消耗電路14I。

(2)取代時(shí)序檢測電路13而具備時(shí)序檢測電路13A。

圖23中，輔助電壓消耗電路15G是在內(nèi)部電源線120與接地之間，插入彼此串聯(lián)連接的2個(gè)N通道MOS晶體管N21、N通道MOS晶體管N22?？刂齐妷寒a(chǎn)生電路16C是在內(nèi)部電源電壓VDD與接地之間，插入電阻Rd以及彼此串聯(lián)連接的2個(gè)N通道MOS晶體管N23、N通道MOS晶體管N24。另外，N通道MOS晶體管N23的源極及N通道MOS晶體管N24的漏極間相連接?；趦?nèi)部電源電壓VDD，使電流經(jīng)由電阻Rd而流至N通道MOS 晶體管N23、N通道MOS晶體管N24，借此，使N通道MOS晶體管N23的漏極產(chǎn)生控制電壓VC。此處，N通道MOS晶體管N23、N通道MOS晶體管N21構(gòu)成電流鏡電路，當(dāng)后述的使能信號(hào)ENI＜7︰0＞為高電平時(shí)，N通道MOS晶體管N22導(dǎo)通，此時(shí)，以與流至N通道MOS晶體管N23、N通道MOS晶體管N24的電流對應(yīng)的電流流至N通道MOS晶體管N21、N通道MOS晶體管N22的方式進(jìn)行控制。

圖23中，數(shù)據(jù)輸出流水線電路55是與圖5同樣地構(gòu)成。

時(shí)序檢測電路13A是具備異或門93、反相器95、與門96、反相器97及時(shí)序信號(hào)產(chǎn)生電路110而構(gòu)成。圖23的時(shí)序檢測電路13A中，輸入至偏移暫存器91的數(shù)據(jù)信號(hào)D＜7︰0＞一邊與時(shí)脈CLK同步地依序偏移一邊暫時(shí)被保存，來自延遲型觸發(fā)器FF1～FF8的數(shù)據(jù)信號(hào)D1＜7︰0＞被輸入至異或門93的第一輸入端子。而且，來自偏移暫存器91的數(shù)據(jù)信號(hào)D2＜7︰0＞被輸入至異或門93的第二輸入端子。異或門93將作為運(yùn)算結(jié)果的DATAS＜7︰0＞經(jīng)由反相器95而輸入至與門96的第一輸入端子。另一方面，時(shí)序信號(hào)產(chǎn)生電路110與時(shí)脈CLK同步地產(chǎn)生使能信號(hào)EN并輸出至與門96的第二輸入端子。與門96針對作為運(yùn)算結(jié)果的信號(hào)經(jīng)由反相器97而產(chǎn)生使能信號(hào)ENI＜7︰0＞，并輸出至輔助電壓產(chǎn)生電路15。

根據(jù)以所述方式構(gòu)成的本實(shí)施形態(tài)的內(nèi)部電源電壓輔助消耗電路14I，當(dāng)使能信號(hào)ENI＜7︰0＞為高電平時(shí)，N通道MOS晶體管N22導(dǎo)通，此時(shí)，以與流至N通道MOS晶體管N23、N通道MOS晶體管N24的電流對應(yīng)的電流流至N通道MOS晶體管N21、N通道MOS晶體管N22的方式進(jìn)行控制。此處，N通道MOS晶體管N21的漏極電壓被調(diào)整成為規(guī)定的基準(zhǔn)電壓VDDREFA。一般而言，基準(zhǔn)電壓VDDREFA被設(shè)定為與基準(zhǔn)電壓VDDREF相等，但本發(fā)明并不限于此，亦可設(shè)定為與基準(zhǔn)電壓VDDREF不同，例如亦可設(shè)定為高于或低于基準(zhǔn)電壓VDDREF。

另外，明確的是，在控制電壓產(chǎn)生電路16C中，亦可為實(shí)施形態(tài)1～實(shí)施形態(tài)12的16、16a、16A、16Ab、16B所示的電路等，進(jìn)而，可適用實(shí)施形態(tài)9、實(shí)施形態(tài)10、實(shí)施形態(tài)11、實(shí)施形態(tài)12般的時(shí)序檢測電路或內(nèi)部電源電壓輔助消耗電路的結(jié)構(gòu)。

因而，在相對較大的過大負(fù)載電流iVDD流至各電路53(負(fù)載電路)的情況下，當(dāng)大負(fù)載電流開始流動(dòng)時(shí)與停止流動(dòng)時(shí)，內(nèi)部電源電壓產(chǎn)生電路來 不及響應(yīng)，而內(nèi)部電源電壓VDD容易引起下沖(undershoot)或過沖(overshoot)。因此，當(dāng)無大負(fù)載電流流動(dòng)時(shí)，借由內(nèi)部電源電壓輔助消耗電路14I來輔助性地消耗該電流的一部分，從而將負(fù)載電流iVDD平均化為規(guī)定的平均電流，借此可使內(nèi)部電源電壓VDD穩(wěn)定化。

圖24是表示圖23的電路動(dòng)作的各信號(hào)的時(shí)序圖。如圖24所示，在數(shù)據(jù)信號(hào)DATAS中，在低電平的情況下(與高電平的情況相比較，負(fù)載電流變少)同步地產(chǎn)生使能信號(hào)ENI而使內(nèi)部電源電壓輔助消耗電路14I的動(dòng)作啟動(dòng)，以使內(nèi)部電源電壓VDD的電流iVDD流動(dòng)，從而消耗被供給至內(nèi)部電源線120的內(nèi)部電源電壓VDD的電荷，以將負(fù)載電流iVDD平均化為規(guī)定的平均值。借此，可獲得穩(wěn)定的內(nèi)部電源電壓VDD的電壓值。

實(shí)施形態(tài)14

圖25是為了用于本發(fā)明的實(shí)施形態(tài)14的DDR型快閃存儲(chǔ)器，而在內(nèi)部電源電壓輔助供給電路14～14H、14a、14Aa、14Ba或內(nèi)部電源電壓輔助消耗電路14I中適用的控制動(dòng)作的時(shí)序圖。

圖25的控制信號(hào)ENABLE例如是由圖1的時(shí)序檢測電路13等所產(chǎn)生的例如用于NAND型快閃存儲(chǔ)器的DDR動(dòng)作的控制信號(hào)，且是與使用DDR的數(shù)據(jù)寫入信號(hào)DDR_DIN及數(shù)據(jù)讀出信號(hào)DDR_OUT同步地產(chǎn)生。并且，該動(dòng)作時(shí)序如例如圖25所示，基于控制信號(hào)ENABLE或控制信號(hào)DDR_DOUT，使內(nèi)部電源電壓輔助供給電路14～14H、14a、14Aa、14Ba或內(nèi)部電源電壓輔助消耗電路14I的動(dòng)作啟動(dòng)。因而，可將各實(shí)施形態(tài)1～實(shí)施形態(tài)13的電路適用于DDR型快閃存儲(chǔ)器。

另外，在使用DDR進(jìn)行的數(shù)據(jù)寫入或讀出中，借由使用時(shí)脈的上升及下降這兩者，從而以利用時(shí)脈的上升或下降來傳輸數(shù)據(jù)的通常的存儲(chǔ)器的數(shù)據(jù)傳輸速度(Single Data Rate，SDR)的倍速(Double Data Rate)來傳輸數(shù)據(jù)。本發(fā)明并不限于此，亦可適用于以比所述時(shí)脈的速度快的速度來傳輸數(shù)據(jù)的半導(dǎo)體存儲(chǔ)裝置。

變形例

在以上的實(shí)施形態(tài)中，對用于快閃存儲(chǔ)器等半導(dǎo)體非易失性存儲(chǔ)裝置的內(nèi)部電源電壓產(chǎn)生電路進(jìn)行了說明，但本發(fā)明并不限于此，亦可適用于動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(Dynamic Random Access Memory，DRAM)、同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(Synchronous Dynamic Random Access Memory，SDRAM)等半 導(dǎo)體易失性存儲(chǔ)裝置等各種半導(dǎo)體存儲(chǔ)裝置及具備處理器(processor)等的半導(dǎo)體集成電路等半導(dǎo)體裝置。而且，快閃存儲(chǔ)器并不限于NAND型，亦可適用于或非(Not OR，NOR)型快閃存儲(chǔ)器。

在以上的實(shí)施形態(tài)中，基本上，內(nèi)部電源電壓VDD＜外部電源電壓VCC，但本發(fā)明并不限于此，亦可為內(nèi)部電源電壓VDD＝外部電源電壓VCC或者內(nèi)部電源電壓VDD＞外部電源電壓VCC。

而且，基準(zhǔn)電壓VDDREF既可為內(nèi)部電源電壓VDD的規(guī)定的額定電壓，亦可為比該額定電壓高的電壓或者比該額定電壓低的電壓。

而且，施加至所述各比較器70～比較器72的基準(zhǔn)電壓、所述內(nèi)部電源電壓輔助供給電路的基準(zhǔn)電壓、所述內(nèi)部電源電壓產(chǎn)生電路的基準(zhǔn)電壓既可全部為相同的規(guī)定的基準(zhǔn)電壓，亦可為互不相同的規(guī)定的基準(zhǔn)電壓。

進(jìn)而，對于實(shí)施形態(tài)10～實(shí)施形態(tài)12的產(chǎn)生使能信號(hào)的電路，可適用于實(shí)施形態(tài)1～實(shí)施形態(tài)9。

而且，以上的實(shí)施形態(tài)中，將輔助電壓產(chǎn)生電路的晶體管幾乎全部設(shè)為P通道MOS晶體管，但如在實(shí)施形態(tài)2、實(shí)施形態(tài)3及實(shí)施形態(tài)5～實(shí)施形態(tài)7中提到的，借由使用使能信號(hào)ENB的邏輯反轉(zhuǎn)信號(hào)，亦可采用N通道MOS晶體管。

[工業(yè)上的實(shí)用性]

如以上所詳述般，根據(jù)本發(fā)明的內(nèi)部電源電壓輔助電路，借由輔助性地供給針對內(nèi)部電源線的電流，或者，借由自內(nèi)部電源線消耗電流以使該電流平均化，從而可使內(nèi)部電源電壓VDD穩(wěn)定化。因而，例如即使是以DDR進(jìn)行數(shù)據(jù)讀出的半導(dǎo)體存儲(chǔ)裝置，亦能以比以往技術(shù)高的速度進(jìn)行數(shù)據(jù)的讀出而消耗電力不會(huì)大幅增大。