專利名稱：半導體存儲器及其形成方法
技術領域：
本發(fā)明涉及半導體技術領域，特別涉及一種半導體存儲器及其形成方法。
背景技術：
非易失性半導體存儲器件，例如閃存器件，能夠在半導體器件斷電的時 候存儲數(shù)據(jù)，閃存器件的存儲單元可以包括電隔離的浮柵、襯底中分別在浮 柵的第 一和第二側的源極和漏極、以及被配置為控制該浮柵的控制柵極。典 型地，閃存單元的閾值電壓取決于存儲在該浮柵極中的電荷量。通過感測因 閾值電壓差值引起的閃存單元的單元電流變化量可以檢測出閃存單元中存儲 的數(shù)據(jù)。
快閃半導體存儲器和CMOS邏輯電路相集成生成的單芯片系統(tǒng) (System-on-Chip, SoC)系統(tǒng)功能非常強大，而且整體費用降低。這種"嵌 入式"快閃半導體存儲器在CMOS技術中以其具有廣泛的CMOS庫和IP內 核的優(yōu)勢而非常吸引人。近年來，具有嵌入式快閃半導體存儲器的單芯片系 統(tǒng)通常具有兩種集成方式形成 一是通過基于邏輯CMOS電路實現(xiàn)，二是通 過單獨的快閃半導體存儲器實現(xiàn)。
如果基于CMOS邏輯電路實現(xiàn)快閃存儲器，快閃存儲單元和邏輯晶體管 共用多晶硅/堆疊柵、柵氧化層和間隙壁，因此，快閃存儲單元尺寸較大，操 作電壓較高，并且陣列排列比較復雜，反過來，導致較低的存儲密度(比如<~ 0.5Mb)和需要較高的操作電壓以及電路工藝的限制，這多少限制了嵌入式快 閃半導體存儲器的高性能的實現(xiàn)和整體成本的降低。
單獨的快閃半導體存儲器具有較小的存儲單元和較高的性能，比如，雙 多晶硅浮柵ETOX、電荷陷阱單元(SONOS, NROM等)可以直接和CMOS 集成，然而，這種技術具有復雜、昂貴、成品率不高而且邏輯電路不可避免
地受到熱循環(huán)的影響等缺點，而且這種技術不能利用現(xiàn)有的CMOS庫(CMOS Library)和知識產(chǎn)權核(IP核)。
Chih Chieh Yeh等人在《IEEE Transactions on Electron Devices》雜志的 2005年第52期第4刊第541至545頁公開了 一種通過熱空穴注入氮化物實現(xiàn) 的電子存儲快閃半導體存儲器結構(PHINES),采用氮化物中的電荷陷阱存 儲結構，通過福勒-i若雷(F-N)注入進行擦寫，通過帶帶隧穿(band-to-band tunneling)進行編程，但是該文章給出沒有公開其作為電荷存儲層氮化物層的 開^成方法。Yu Hsien Lin等人在《IEEE Transactions on Electron Devices》雜志 的2006年第53期第4刊第782至788頁公開了 一種采用氧化鉿(Hf02 )納 米晶作為電荷陷阱層形成的存儲結構，該研究表明，氧化鉿具有較好的存儲 電荷能力，能夠實現(xiàn)高密度兩字節(jié)快閃半導體存儲器的需要。同樣，該文章 沒有公開氧化鉿電荷陷阱層的形成方法，同時上述兩篇文章也沒有公開如何 采用上述存儲電路與邏輯電路集成形成單芯片系統(tǒng)的方法。
發(fā)明內容
本發(fā)明解決的問題是現(xiàn)有技術中半導體存儲電路與邏輯電路集成度差， 難以實現(xiàn)高密度存儲。
為解決上述問題，本發(fā)明提供一種半導體存儲器的形成方法，包括提 供半導體襯底，所述半導體襯底包括第IA區(qū)域和第IB區(qū)域；在半導體襯底 上依次形成柵介質層和柵極，所述第IA區(qū)域的柵介質層為電荷陷阱區(qū)，所述 第IB區(qū)域的柵介質層為非電荷陷阱區(qū)；半導體襯底的第IA區(qū)域和第IB區(qū)域 形成有源/漏延伸區(qū)；半導體襯底的第IA區(qū)域和第IB區(qū)域形成有源/漏極，在 柵極上加電壓，在半導體底中形成的導電溝道把相應的源/漏極相電連接。
柵介質層形成進一步包括在半導體襯底上形成Hf02、 A1203、 La203、 HfSiON或者HfA102的高k介質作為柵介質層，柵介質層自身含有電荷陷阱； 在第IB區(qū)域的柵介質層中進行離子注入消除電荷陷阱，形成非電荷陷阱區(qū)，
第IA區(qū)域的柵介質層形成電荷陷阱區(qū)。
所述離子注入的離子為氟離子或者氮離子，所述離子注入的能量根據(jù)柵 極和介質層的厚度確定，所述離子注入的劑量為1.0E+11至1.0E+15cm—2。
柵介質層形成進一步包括在半導體襯底上形成氧化硅、氮化硅或者它 們的組合構成柵介質層；在第IA區(qū)域的柵介質層中注入離子產(chǎn)生電荷陷阱， 形成電荷陷阱區(qū)，第IB區(qū)域的柵介質層形成非電荷陷阱區(qū)。
所述離子注入為硅離子、鍺離子、氮離子或者鉿離子，所述離子注入的 劑量為l.OE+11至1.0E+13cm氣所述離子注入的能量根據(jù)所注入的離子的種 類、柵極厚度確定，所述離子注入的角度為0°至60°。
所述半導體存儲器包括n型溝道半導體存儲器和p型溝道半導體存儲器， 所述n型溝道半導體存儲器的源/漏延伸區(qū)離子注入的離子為砷離子或者銻離 子，所述p型溝道半導體存儲器的源/漏延伸區(qū)離子注入的離子為銦離子。
本發(fā)明還提供一種半導體存儲器，包括半導體襯底，所述半導體襯底 包括第IA區(qū)域和第IB區(qū)域；依次位于半導體襯底上的柵介質層和柵極；半 導體襯底的第IA區(qū)域和第IB區(qū)域形成有源/漏延伸區(qū)；半導體襯底的第IA區(qū) 域和第IB區(qū)域形成有源/漏極，在柵極上加電壓，在半導體底中形成的導電溝 道把相應的源/漏極相電連接；所述第IA區(qū)域的柵介質層為電荷陷阱區(qū)，所述 第IB區(qū)域的柵介質層為非電荷陷阱區(qū)。
所述柵介質層為Hf02、 A1203、 La203、 HfSiON或者HfA102的高k介質， 柵介質層自身含有電荷陷阱，第IB區(qū)域的非電荷陷阱區(qū)為通過離子注入消除 電荷陷阱形成，第IA區(qū)域的柵介質層形成電荷陷阱區(qū)。
所述離子注入的離子為氟離子或者氮離子，所述離子注入的能量根據(jù)柵 極和介質層的厚度確定，所述離子注入的劑量為l.OE+11至1.0E+15cm-2。
所述柵介質層為由氧化硅、氮化硅或者它們的組合構成，所述第IA區(qū)域 的電荷陷阱區(qū)為通過離子注入形成，第IB區(qū)域的柵介質層形成非電荷陷阱區(qū)。
所述離子為硅離子、鍺離子、氮離子或者鉿離子，所述離子注入的劑量
為1.0E+11至1.0E+13cm-2，所述離子注入的能量根據(jù)所注入的離子的種類、 柵極厚度確定，所述離子注入的角度為0°至60°。
所述半導體存儲器包括n型溝道半導體存儲器和p型溝道半導體存儲器， 所述n型溝道半導體存儲器的源/漏延伸區(qū)離子注入的離子為砷離子或者銻離 子，所述p型溝道半導體存儲器的源/漏延伸區(qū)離子注入的離子為銦離子。
本發(fā)明還提供一種半導體器件的形成方法，包括提供半導體襯底，所 述半導體襯底包括第i區(qū)域和第n區(qū)域，所述第I區(qū)域為核心電路區(qū)域，所述 第I區(qū)域包括第i區(qū)域和第ii區(qū)域，所述第II區(qū)域為輸入輸出電路區(qū)域，所述 第II區(qū)域包括第iii區(qū)域和第iv區(qū)域；在半導體襯底的第I區(qū)域和第II區(qū)域依 次形成柵介質層和柵極，所述第i區(qū)域和/或第iii區(qū)域的柵介質層為電荷陷阱 區(qū)，第ii區(qū)域和/或第iv區(qū)域的柵介質層為非電荷陷阱區(qū)；在半導體襯底的第 I區(qū)域和第II區(qū)域分別形成源/漏延伸區(qū)；在半導體襯底的第I區(qū)域和第II區(qū) 域分別形成源/漏極，在柵極加電壓，在半導體襯底中形成的導電溝道把相應 的源/漏極相電連接。
柵介質層形成進一步包括在半導體襯底上形成Hf02、 A1203、 La203、 HfSiON或者HfA102的高k介質作為柵介質層，柵介質層自身含有電荷陷阱； 在第ii區(qū)域和/或第iv區(qū)域的柵介質層中進行第 一 離子注入和/或第二離子注入 消除電荷陷阱，形成非電荷陷阱區(qū)，第i區(qū)域和/或第iii區(qū)域的柵介質層形成 電荷陷阱區(qū)
所述第一離子注入和/或第二離子注入的離子為氟離子或者氮離子，所述 第 一 離子注入和/或第二離子注入的能量根據(jù)離子的種類和柵極的厚度確定， 所述第一離子注入和/或第二離子注入的劑量為1.0E+11至1.0E+15cm-2。
柵介質層形成進一步包括在半導體襯底上形成氧化硅、氮化硅或者它 們的組合構成柵介質層；在第i區(qū)域和/或第iii區(qū)域的柵介質層中進行第一離子注入和/或第二離子注入產(chǎn)生電荷陷阱，形成電荷陷阱區(qū)，第n區(qū)域和/或第 iv區(qū)Jt或形成非電荷陷阱區(qū)。
所述第一離子注入和/或第二離子注入的離子為硅離子、鍺離子、氮離子
或者鉿離子，所述第一離子注入和/或第二離子注入的劑量為1.0E+11至 1.0E+13 cm-2，所述第一離子注入和/或第二離子注入的能量根據(jù)所注入的離子 的種類、柵極厚度確定，所述第一離子注入和/或第二離子注入的角度為0°至 60。。
所述半導體存儲器包括n型溝道半導體存儲器和p型溝道半導體存儲器， 所述n型溝道半導體存儲器的源/漏延伸區(qū)離子注入的離子為砷離子或者銻離 子，所述p型溝道半導體存儲器的源/漏延伸區(qū)離子注入的離子為銦離子。
本發(fā)明還提供一種半導體器件，包括半導體襯底，所述半導體襯底包 括第I區(qū)域和第II區(qū)域，所述第I區(qū)域為核心電路區(qū)域，所述第I區(qū)域包括第 i區(qū)域和第ii區(qū)域，所述第II區(qū)域為輸入輸出電路區(qū)域，所述第II區(qū)域包括 第iii區(qū)域和第iv區(qū)域；半導體襯底上依次形成有柵介質層和柵極；半導體襯 底的第I區(qū)域和第II區(qū)域分別形成有源/漏延伸區(qū)；半導體襯底的第I區(qū)域和 第II區(qū)域分別形成有源/漏極，在柵極上加電壓，在半導體襯底中形成的導電 溝道把相應的源/漏極相電連接；所述第i區(qū)域和/或第iii區(qū)域的柵介質層為電 荷陷阱區(qū)，所述第ii區(qū)域和/或第iv區(qū)域的柵介質層為非電荷陷阱區(qū)。
所述柵介質層為Hf02、 A1203、 La203、 HfSiON或者HfA102的高k介質， 柵介質層自身含有電荷陷阱，第ii區(qū)域和/或第iv區(qū)域的非電荷陷阱區(qū)為通過 第一離子注入和/或第二離子注入消除電荷陷阱形成，第i區(qū)域和/或第iii區(qū)域 的柵介質層形成電荷陷阱區(qū)。
所述第一離子注入和/或第二離子注入的離子為氟離子或者氮離子，所述 第 一 離子注入和/或第二離子注入的能量根據(jù)離子的種類和柵極的厚度確定， 所述第一離子注入和/或第二離子注入的劑量為l.OE+11至1.0E+15cm-2。
所述柵介質層為由氧化硅、氮化硅或者它們的組合構成，所述第i區(qū)域和 /或第iii區(qū)域的電荷陷阱區(qū)為通過第一離子注入和/或第二離子注入形成，第 ii區(qū)域和/或第iv區(qū)i^形成非電荷陷阱區(qū)。
所述第一離子注入和/或第二離子注入的離子為硅離子、鍺離子、氮離子
或者鉿離子，所述第一離子注入和/或第二離子注入的劑量為1.0E+11至 1.0E+13 cm-2,所述第一離子注入和/或第二離子注入的能量根據(jù)所注入的離子 的種類、柵極厚度確定，所述第一離子注入和/或第二離子注入的角度為0°至 60。。
所述半導體存儲器包括n型溝道半導體存儲器和p型溝道半導體存儲器， 所述n型溝道半導體存儲器的源/漏延伸區(qū)離子注入的離子為砷離子或者銻離 子，所述p型溝道半導體存儲器的源/漏延伸區(qū)離子注入的離子為銦離子。
與現(xiàn)有技術相比，本發(fā)明具有以下優(yōu)點本發(fā)明的半導體襯底的第IA區(qū) 域的柵介質層為電荷陷阱區(qū)形成存儲電路區(qū)域，半導體襯底的第IB區(qū)域的柵 介質層為非電荷陷阱區(qū)形成邏輯電路區(qū)域，由此提供了半導體存儲器，所述 半導體存儲器的存儲電路區(qū)域和邏輯電路區(qū)域工藝相兼容，集成度高，能夠 實現(xiàn)高密度存儲功能。
本發(fā)明的半導體襯底的第I區(qū)域的第i區(qū)域和/或第II區(qū)域的第iii區(qū)域的 柵介質層為電荷陷阱區(qū)，形成存儲電路區(qū)域，半導體襯底的第I區(qū)域的第ii 區(qū)域和/或第II區(qū)域的第iv區(qū)域的柵介質層為非電荷陷阱區(qū)，形成邏輯電路區(qū) 域，采用本發(fā)明形成邏輯電路與存儲電路工藝相互兼容，同時形成的存儲電 路區(qū)域能夠進行兩字節(jié)存儲，實現(xiàn)高密度存儲功能，同時本發(fā)明可以根據(jù)實 際需要，在不同電路區(qū)域(比如柵介質層比較薄的核心電路區(qū)域或者柵介質 層比較厚的輸入輸出電路區(qū)域)靈活地形成半導體存儲器。
本發(fā)明采用Hf02、 A1203、 La203、 HfSiON或者HfA102的高k介質層作 為柵介質層形成MOS晶體管，由于高k介質層自身含有電荷陷阱，因此形成
的MOS晶體管具有存儲電荷能力，形成半導體存儲器。采用本發(fā)明形成的半 導體存儲器能夠進行兩字節(jié)存儲，實現(xiàn)高密度存儲功能。
本發(fā)明采用氮化硅、氮氧化硅、氧化硅及其組合構成柵介質層，向柵介 質層中進行離子注入形成電荷陷阱，然后形成MOS晶體管，形成的MOS晶 體管具有存儲電荷能力，形成半導體存儲器。采用本發(fā)明形成的半導體存儲 器能夠進行兩字節(jié)存儲，實現(xiàn)高密度存儲功能。
圖1A至圖1P是本發(fā)明的半導體存儲器的第一實施例結構示意圖。
圖2A至圖21是本發(fā)明的半導體存儲器的第二實施例結構示意圖。
圖3A至圖3C是本發(fā)明的半導體存儲器的第三實施例結構示意圖。
圖4A至圖4D是本發(fā)明的半導體存儲器的第四實施例結構示意圖。
圖5A至圖5D是本發(fā)明的半導體存儲器的第五實施例結構示意圖。
圖6A至圖6D是本發(fā)明的半導體存儲器的第六實施例結構示意圖。
圖7A至圖7E是采用本發(fā)明的半導體存儲器進行編程、擦除或者讀出操 作示意圖。
圖8A至圖8B是本發(fā)明的柵介質層為氧化硅的能帶結構示意圖。
具體實施例方式
本發(fā)明的實質是^l巴半導體存儲器和邏輯CMOS電路集成在一起的方法， 通過在MOS晶體管的柵介質層中形成電荷陷阱形成半導體存儲器。本發(fā)明提 供了一種半導體存儲器的形成方法及其結構對于柵介質層為氧化硅、氮化 硅或者其組合構成的MOS晶體管，通過向半導體襯底上的存儲電路區(qū)域的柵 介質層進行離子注入形成電荷陷阱從而具有存儲電荷能力，同時在半導體襯 底上的邏輯電路區(qū)域不進行離子注入，本發(fā)明提供了一種具有核心電路區(qū)域
即第I區(qū)域和輸入輸出電路區(qū)域即第II區(qū)域的半導體襯底，然后通過在第I 區(qū)域的核心存儲電路區(qū)域即第i區(qū)域和第II區(qū)域的輸入輸出存儲電路區(qū)域即
第m區(qū)域通過離子注入，把第i區(qū)域和第iii區(qū)域均變成半導體存儲電路區(qū)域，
第I區(qū)域的第ii區(qū)域和第II區(qū)域的第iv區(qū)域作為邏輯電路區(qū)域，由此把第I 區(qū)域和第II區(qū)域均轉變成半導體存儲器區(qū)域；還可以僅在第I區(qū)域或者第II 區(qū)域形成半導體存儲電路區(qū)域，在此不應過多限制本發(fā)明的保護范圍。
本發(fā)明給出的實施例為采用n型溝道的MOS晶體管作為半導體存儲單 元，半導體存儲器還可以采用p型溝道MOS晶體管或者n型和p型溝道的 MOS晶體管共同組成的CMOS半導體存儲單元結構，在此不應過多限制本發(fā) 明保護的范圍。
本發(fā)明的另一種半導體存儲器的形成方法及其結構對于柵介質層為 Hf02、 A1203、 La203、 HfSiON或者HfA102的高k柵介質層構成的MOS晶體 管，由于高k柵介質層中自身含有電荷陷阱，具有存儲電荷的能力，本發(fā)明 通過向柵介質層中注入離子消除電荷陷阱，因此沒有注入離子區(qū)域形成存儲 電路區(qū)域，注入離子區(qū)域形成邏輯電路區(qū)域。本發(fā)明提供了一種具有核心電 路區(qū)域即第I區(qū)域和輸入輸出電路區(qū)域即第II區(qū)域的半導體襯底，然后通過 在第I區(qū)域的核心邏輯電路區(qū)域即第ii區(qū)域和第II區(qū)域的輸入輸出邏輯電路 區(qū)域即第iv區(qū)域進行離子注入分別形成核心邏輯電路區(qū)域和輸入輸出邏輯電 路區(qū)域，從而4巴第I區(qū)域和第II區(qū)域均變成半導體存儲器區(qū)域，還可以僅在 第I區(qū)域或者第II區(qū)域形成半導體存儲電路區(qū)域，在此不應過多限制本發(fā)明 的保護范圍。本發(fā)明給出的實施例為采用n型溝道的MOS晶體管作為半導體 存儲單元，半導體存儲器還可以采用p型溝道MOS晶體管或者n型和p型溝 道的MOS晶體管共同組成的CMOS半導體存儲單元結構，在此不應過多限 制本發(fā)明保護的范圍。
本發(fā)明首先給出一種半導體存儲器的制造方法，包括提供半導體襯底，
所述半導體襯底包括第I區(qū)域和第II區(qū)域，所述第I區(qū)域為核心電路區(qū)域，所 述第I區(qū)域包括第i區(qū)域和第ii區(qū)域，所述第II區(qū)域為輸入輸出電路區(qū)域，所 述第II區(qū)域包括第iii區(qū)域和第iv區(qū)域；在半導體襯底的第I區(qū)域和第II區(qū)域
依次形成柵介質層和柵極；在半導體襯底的第I區(qū)域和第II區(qū)域分別形成源/
漏延伸區(qū)；在半導體襯底的第I區(qū)域和第II區(qū)域分別形成源/漏極，在柵極加
電壓，在半導體襯底中形成的導電溝道把相應的源/漏極相電連接；所述第i
區(qū)域和/或第iii區(qū)域的柵介質層為電荷陷阱區(qū)，所述第ii區(qū)域和/或第iv區(qū)域
的柵介質層為非電荷陷阱區(qū)。
本發(fā)明給出一種形成n型MOS晶體管作為半導體存儲器的實施例，在下
面實施例中，用p型硅襯底作為半導體襯底，MOS晶體管的柵極采用多晶硅。
參照圖1A,提供半導體襯底31,在半導體襯底31上形成淺溝槽32。所 述半導體襯底^姿照電5各功能分為第i區(qū)域和第n區(qū)域，所述第i區(qū)域為核心電
路區(qū)域，第II區(qū)域為輸入輸出電路區(qū)域，第I區(qū)域又分為第i區(qū)域和第ii區(qū)域， 所述第i區(qū)域為核心存儲電路區(qū)域，第ii區(qū)域為核心邏輯電路區(qū)域，所述第 II區(qū)域分為第iii區(qū)域和第iv區(qū)域，所述第iii區(qū)域為輸入輸出存儲電路區(qū)域， 第iv區(qū)域為輸入輸出存儲電路區(qū)域。經(jīng)過本發(fā)明的形成半導體存儲器方法之 后，所述第I區(qū)域可以形成動態(tài)隨機半導體存儲器，所述第II區(qū)域可以形成 非揮發(fā)性半導體存儲器。
在半導體襯底31上形成淺溝槽32,所述形成淺溝槽32技術為本領域技 術人員公知技術，作為本發(fā)明的一個優(yōu)化實施方式，首先在半導體襯底31上 生長第一氧化層，本實施例中，第一氧化層的厚度為IOOA;然后在第一氧化 層上形成氮化硅層，本實施例中，氮化硅層厚度為350A;采用通過現(xiàn)有光刻 技術采用光刻膠定義出有源區(qū)；然后蝕刻氮化硅層和第一氧化層，然后蝕刻半 導體襯底至5000 A形成凹槽；去除光刻膠；然后在半導體襯底31上形成第 二氧化硅層，所述第二氧化硅層厚度為100 A;然后采用高密度等離子體化學氣相沉積氧化硅填充凹槽，高密度等離子體氧化硅厚度為5500 A;然后進行 快速退火以加強高密度等離子體氧化硅與半導體襯底31之間的結合力，本實 施例中，快速退火的溫度為1000。C,時間為20s;然后采用化學4幾械4地光i殳備 進行平坦化處理，完成淺溝槽32的制作。最后在半導體襯底31上形成第三 氧化層65,所述第三氧化層51用于在隨后形成的n阱或者p阱工藝中保護半 導體襯底31的表面，形成第三氧化層65的工藝為本技術領域人員公知技術， 作為本發(fā)明的一個實施方式，通過熱氧化方法在半導體襯底31上形成第三氧 化層65，本實施例中，第三氧化層65的厚度為IOOA。
然后，參照圖1B,在半導體襯底31的第i區(qū)域和第iii區(qū)域形成深n阱 33和p阱34,在半導體襯底31的第ii區(qū)域和第iv區(qū)域形成p阱34,形成深 n阱33和p阱34為本領域技術人員公知技術，作為本發(fā)明的一個優(yōu)化實施方 式，通過深n阱掩模，在半導體襯底31的第i區(qū)域和第iii區(qū)域中注入P或者 As以形成深n阱33,注入能量范圍為1至3MeV，注入劑量范圍為1.0E+13 至1.0E+14cm—2，相應地，注入深度為400nm至600nm,比較優(yōu)化的技術方 案為注入能量為1.5 MeV，注入劑量為2.0E+13cm々；通過p阱掩模，在半導 體襯底31中第i區(qū)域、第ii區(qū)域、第iii區(qū)域及第iv區(qū)域注入B形成p阱34， 注入能量范圍為400至800KeV,注入劑量范圍為1.0E+13cm—2至6.0E+13 cm —2，相應地，注入深度范圍為300nm至500nm,比4交優(yōu)化的注入能量為600KeV, 注入劑量為2.0E+13cm-2。
進行深n阱和p阱離子注入后進行快速退火以便注入的離子進行均勻擴 散，作為本發(fā)明的一個實施方式，快速退火的溫度為1050'C，時間為30s。
然后，參照圖1C所示，首先去除半導體襯底31表面的第三氧化層65， 然后在半導體襯底31第I區(qū)域形成第一介質層35a及第II區(qū)域形成第一介質 層35b，所述第一介質層35a和35b為氧化硅、氮氧化硅、氮化硅或者它們的 組合構成，作為本發(fā)明的一個實施方式，采用氧化硅形成第一介質層35a和
35b,所述第一介質層35a和35b比較優(yōu)化的實施方式為通過熱氧化形成，所 述第一介質層35a和35b的厚度根據(jù)實際需求確定，本實施例中第一介質層 35a和35b的厚度為32A。
參照圖1D，通過蝕刻去除第I區(qū)域的第一介質層35a,保留第II區(qū)域的 第一介質層35b，所述蝕刻第I區(qū)域的第一介質層35a為本技術領域人員公知 技術，作為本發(fā)明的一個實施方式，采用光刻膠掩模定義出第I區(qū)域圖形，曝 光，暴露出第I區(qū)域，然后浸入氫氟酸，去除第I區(qū)域的第一介質層35a,最 后去除光刻膠。
參照圖IE,在半導體襯底31的第I區(qū)域的p阱34上和第II區(qū)域的第一 介質層35b上形成第二介質層36，第I區(qū)域的第二介質層36形成第i、 ii區(qū) 域的柵介質層36a和36b,第iii、 iv區(qū)域的第一介質層35b和第二介質層36 分別共同組成第iii、 iv區(qū)域的柵介質層36c和36d,所述序號后綴a、 b、 c、 d分別相對應于第i、 ii、 iii、 iv區(qū)域，柵介質層36a、 36b、 36c、 36d共同組 成柵介質層。所述第二介質層36為氧化硅、氮氧化硅、氮化硅或者它們的組 合構成，作為本發(fā)明的一個實施方式，采用氧化硅形成第二介質層36,所述 第二介質層36比較優(yōu)化的實施方式為通過熱氧化形成，所述第二介質層36 的厚度根據(jù)需求確定，本實施例中第二介質層36的厚度為23A。
參照圖1F，在第I區(qū)域的柵介質層36a、 36b和第II區(qū)域的柵介質層36c、 36d上形成多晶硅層37,作為本發(fā)明的一個實施方式，采用化學氣象沉積 (CVD )裝置形成多晶硅層37，所述多晶硅層37的厚度為700至1500A,作 為本發(fā)明的一個實施方式，所述多晶硅層37的厚度為1250 A。
接著對多晶硅層37進行摻雜，對多晶硅層37摻雜的目的是加強多晶硅 層37的導電能力，對多晶硅層37摻雜離子為P離子，摻雜的能量范圍為10 至200KeV，劑量范圍為1.0E+14至1.0E+16cm—2。
接著，在多晶硅層37上形成氮氧化硅層38,所述氮氧化硅層38作為蝕
刻多晶硅層37的硬掩模，作為本發(fā)明的一個實施方式，采用化學氣象沉積 (CVD )裝置形成氮氧化硅層38，所述氮氧化硅層38的厚度為200至300 A。 接著，在氮氧化珪層38上形成第二氧化硅層39,所述第二氧化硅層39 作為蝕刻多晶硅層37的硬掩模，作為本發(fā)明的一個實施方式，采用化學氣象 沉積(CVD)裝置形成第二氧化硅層39,所述第二氧化硅層39的厚度為50
至ioo A。
參照圖1G，采用現(xiàn)有光刻和蝕刻技術，在第二氧化硅層39上形成光刻 膠，定義出每個區(qū)域的柵極形狀，然后以光刻膠為掩模蝕刻第二氧化硅層39 和氮氧化硅層38,然后去除光刻膠，以第二氧化硅層39和氮氧化硅層38為 掩模，繼續(xù)蝕刻多晶硅層37，直至暴露出第I區(qū)域的柵介質層36a、 36b和第 II區(qū)域的柵介質層36c、 36d,最終形成第i、 ii、 iii及iv區(qū)域的柵極37a、 37b、 37c及37d。
然后，去除柵極37a、 37b、 37c及37d上殘留的第二氧化硅層39以及氮 氧化硅層38。去除第二氧化硅層39和氮氧化硅層38為本技術領域人員公知 技術，作為本發(fā)明的一個實施方式，采用氫氟酸和熱磷酸溶液濕法刻蝕相繼 去除第二氧化硅層39以及氮氧化硅層38。
最后，在800。C下對柵極37a、 37b、 37c及37d進行氧化，形成第三氧化 硅層40,所述形成第三氧化硅層40的厚度范圍為10至20A,形成第三氧化 硅層40的目的為保護多晶硅柵37a、 37b、 37c及37d的邊緣部分的柵介質層。
參照圖1H,在柵極37a、 37b、 37c及37d兩側分別形成第一側墻41,所 述形成第一側墻41的目的為防止后續(xù)工藝形成的晶體管的源/漏延伸區(qū)之間 的橫向穿透(lateral diffusion)。形成第一側墻41的工藝步驟包括，在暴露出的 第I區(qū)域的柵介質層36a、 36b和第II區(qū)域的柵介質層36c、 36d上以及第三氧 化硅層40上形成氮化硅層，所述氮化硅層厚度為50至150A，然后刻蝕氮化 硅層，形成第一側墻41。 圖II和1J為在柵介質層36c和柵介質層36a中形成電荷陷阱51和電荷 陷阱54工藝。首先參照圖II,在半導體襯底31的第I區(qū)域和第II區(qū)域形成 第一光刻膠50,采用現(xiàn)有光刻技術，定義出第II區(qū)域的第iii區(qū)域，然后向第 iii區(qū)域進行第一離子注入42,所述第一離子注入42的離子為氮離子、硅離子、 鍺離子或者鉿離子，所述第 一離子注入42的能量和第 一離子注入的角度根據(jù) 注入離子的種類和柵極厚度確定，劑量范圍為1.0E+11至1.0E+15 cm氣經(jīng)過 第一離子注入42之后，在柵介質層36c中形成高密度的Si基團或者Ge基團， 或者Si-Si或者Ge-Ge基團，如果注入的是鉿離子，會在氧化硅或者氮化硅中 形成二氧化鉿基團等，這些基團對電子或者空穴具有捕獲作用，形成電荷陷 阱51，形成電荷陷阱51后，第i區(qū)域的柵介質層36a為電荷陷阱區(qū)，所述第 ii區(qū)域的柵介質層36b為非電荷陷阱區(qū)，然后去除第一光刻膠50。
本發(fā)明中第一離子注入角度圖示為0°,也可以采用大角度(比如30°或者 60°)、或者通過把半導體襯底旋轉進行多步離子注入，注入的以形成電荷陷阱 的離子會位于柵介質層36c的邊緣，這些位于柵介質層36c邊緣的電荷陷阱具 有存儲電荷的功能，在下文中，所有形成電荷陷阱的離子注入包括第一離子 注入、第二離子注入的角度均為0°至60。，為了簡化，本文附圖中僅圖示為 0。，下文對此將不再贅述。
本發(fā)明的在柵介質層中形成電荷陷阱的離子注入包括第 一 離子注入和第 二離子注入步驟以及下文的消除電荷陷阱的離子注入包括第 一 離子注入和第 二離子注入步驟在形成柵極之后進行，還可以在形成柵介質層之后，在柵介 質層上生長一層犧牲層，所述犧牲層可以為氧化硅、氮化硅、氮氧化硅及其 組合，然后形成電荷陷阱或者消除電荷陷阱，去除犧牲層，然后在柵介質層 上形成柵極，在此不應過多限制本發(fā)明的保護范圍。
作為本發(fā)明的一個優(yōu)化實施方式，第一離子注入42的離子為氮離子，注 入的氮離子的能量為50至200 KeV，劑量為1.0E+11至l.OE+15 cm-2,本發(fā)
明的第iii區(qū)域的柵極37c以及柵介質層36c的厚度分別為1250 A和55A,注 入的氮離子的能量為150KeV,劑量為2.0E+12 cnT2,注入后在柵極37c下的 4冊介質層36c中形成的電荷陷阱51的密度為大于1.0E+10cm-2。
作為本發(fā)明的另一個優(yōu)化實施方式，第一離子注入42注入的離子為Ge 離子，注入鍺離子的能量為200至800KeV，注入鍺離子的劑量為1.0E+11至 1.0E+15 cm-2,本發(fā)明的第iii區(qū)域的柵極37c以及柵介質層36c的厚度分別為 1250A和55A，注入的鍺離子的能量為600KeV,劑量為2.0E+12 cm'2,注入 后在柵極37c下的柵介質層層36c中形成的電荷陷阱51的密度為大于1.0E+10 cm-2。
然后，參照圖1J，在第I區(qū)域的第i區(qū)域的柵極37a下面的柵介質層36a 中形成電荷陷阱54,工藝步驟為在半導體襯底31的第I區(qū)域和第II區(qū)域形 成第二光刻膠52,采用現(xiàn)有光刻技術，定義出第I區(qū)域的第i區(qū)域的形狀，然 后向第i區(qū)域進行第二離子注入53,所述第二離子注入53的離子為氮離子、 硅離子、鍺離子或者給離子，所述第二離子注入53的能量根據(jù)注入離子的種 類和柵極厚度確定，劑量為1.0E+11至1.0E+15cm-2，經(jīng)過第二離子注入53 之后，在柵介質層36a中形成高密度的Si基團或者Ge基團，或者Si-Si或者 Ge-Ge基團，如果注入的是鉿離子，會在氧化硅或者氮化硅中形成二氧化鉿 基團等，這些基團對電子或者空穴具有捕獲作用，形成電荷陷阱54,形成電 荷陷阱54后，第iii區(qū)域的柵介質層36c為電荷陷阱區(qū)，所述第iv區(qū)域的柵 介質層36d為非電荷陷阱區(qū)，然后去除第二光刻膠52。
作為本發(fā)明的一個優(yōu)化實施方式，第二離子注入53的離子為硅離子，注 入的硅離子的能量為200至800KeV,劑量為1.0E+11至LOE+15 cm-2,本發(fā) 明的第iii區(qū)域的柵極37c以及柵介質層36c的厚度分別為1250A和55A，注 入的氮離子的能量為550KeV,劑量為5.0E+12cm'2,注入后在柵極37a下的 柵介質層36a中形成的電荷陷阱51的密度為大于1.0E+10cm'2。
作為本發(fā)明的另一個優(yōu)化實施方式，第二離子注入53注入的離子為鉿離 子，注入鉿離子能量為200至800KeV，劑量為1.0E+11至l.OE+15 cm-2,本 發(fā)明的第iii區(qū)域的柵極37c以及柵介質層36c的厚度分別為1250 A和55A, 注入的氮離子的能量為700KeV,劑量為8.0E+12 cm-2,注入后在柵極37a下 的柵介質層36a中形成的電荷陷阱51的密度為大于1.0E+10cm氣
參照圖1K，在半導體襯底31的第i區(qū)域的柵極37a兩側形成第一源/漏 延伸區(qū)44，所述形成第一源/漏延伸區(qū)44工藝步驟為首先在半導體襯底31 的第I區(qū)域和第II區(qū)域形成第三光刻膠55，接著采用現(xiàn)有的光刻技術定義出 第i區(qū)域，然后向第i區(qū)域進行第一源/漏延伸區(qū)離子注入43,本發(fā)明中，所 述第一源/漏延伸區(qū)離子注入43的離子采用砷離子或者銻離子，由于砷離子或 者銻離子比較大，注入后，在半導體襯底31中不容易發(fā)生擴散，即使進行退 火后，砷離子或者銻離子擴散的位置也不大，這樣第一源/漏延伸區(qū)44與半導 體襯底31的p阱34之間形成的N結比較淺和窄，在進行存儲電荷時候，在 N結附近的內電場被加強，使得熱載流子更容易隧穿薄薄的PN結進入柵極 37a下的柵介質層36a。最后去除第三光刻膠55。這里需要注意的是，本發(fā)明 所有源/漏延伸區(qū)離子注入的角度均為0。。
作為本發(fā)明的一個實施方式，向半導體襯底31中進行第一源/漏延伸區(qū)離 子注入43，所述第一源/漏延伸區(qū)離子注入43的離子為砷離子，所述第一源/ 漏延伸區(qū)離子注入43的能量為5至50KeV，劑量為1.0E+12至1.0E+15cm-2， 相對應地，注入后，在半導體襯底31中形成的第一源/漏延伸區(qū)44的深度為 不大于200nm 。
參照圖1L，在半導體襯底31的第ii區(qū)域的柵極37b的兩側形成第二源 源/漏延伸區(qū)45,所述第二源/漏延伸區(qū)45的工藝步驟為首先在半導體襯底 31的第I區(qū)域和第II區(qū)域形成第四光刻膠56,接著采用現(xiàn)有的光刻技術定義 出第ii區(qū)域，然后向第ii區(qū)域進行第二源/漏延伸區(qū)離子注入57，本發(fā)明中，
所述第二源/漏延伸區(qū)離子注入57的離子采用磷離子、砷離子、銻離子或者它
們的組合，進行第二源/漏延伸區(qū)離子注入57之后，在半導體襯底31的p阱 34中位于第ii區(qū)域的柵極37b的兩側形成第二源/漏延伸區(qū)45。最后去除第四 光刻膠56。
作為本發(fā)明的一個實施方式，向半導體襯底31中進行第二源/漏延伸區(qū)離 子注入57,所述第二源/漏延伸區(qū)離子注入57的離子為磷離子，所述第二源/ 漏延伸區(qū)離子注入57的能量為5至50KeV,劑量為1.0E+11至L0E+14cm-2， 相對應地，注入后，在半導體襯底31中形成的第二源/漏延伸區(qū)45的深度為 不大于200nm 。
參照圖1M，在半導體襯底31的第iii區(qū)域的柵極37c的兩側形成第三源 /漏延伸區(qū)46，所述第三源/漏延伸區(qū)46工藝步驟為首先在半導體襯底31 的第I區(qū)域和第II區(qū)域形成第五光刻膠58，接著采用現(xiàn)有的光刻技術定義出 第m區(qū)域，然后向第iii區(qū)域進行第三源/漏延伸區(qū)離子注入59,本發(fā)明中， 所述第三源/漏延伸區(qū)離子注入59的離子采用砷離子或者銻離子，由于砷離子 或者銻離子比較大，注入后，在半導體襯底31中不容易發(fā)生擴散，即使進行 退火后，砷離子或者銻離子擴散的位置也不大，這樣第三源/漏延伸區(qū)46與半 導體襯底31的p阱34之間形成的N結比較淺和窄，在進行存儲電荷時候， 在N結附近的內電場被加強，使得熱載流子更容易隧穿薄薄的PN結進入柵 極37c下的4冊介質層36c。最后去除第五光刻膠58。
作為本發(fā)明的一個實施方式，向半導體襯底31中進行第三源/漏延伸區(qū)離 子注入59，所述第三源/漏延伸區(qū)離子注入59的離子為砷離子，所述第三源/ 漏延伸區(qū)離子注入59的能量為5至50 KeV，劑量為1.0E+12至1.0E+15 cm-2,相對應地，注入后，在半導體襯底31中形成的第三源/漏延伸區(qū)46的 深度為不大于200nm 。
參照圖1N，在半導體襯底31的第iv區(qū)域的柵極37d的兩側形成第四源/
漏延伸區(qū)47，所述第四源/漏延伸區(qū)47的工藝步驟為首先在半導體襯底31 的第I區(qū)域和第II區(qū)域形成第六光刻膠60，接著采用現(xiàn)有的光刻技術定義出 第iv區(qū)域，然后向第iv區(qū)域進行第四源/漏離子注入61,本發(fā)明中，所述第 四源/漏離子注入61的離子采用磷離子、砷離子、銻離子或者它們的組合，進 行第四源/漏離子注入61之后，在半導體襯底31的p阱34中位于第iv區(qū)域 的柵極37d的兩側形成第四源/漏延伸區(qū)47。最后去除第六光刻膠60
作為本發(fā)明的一個實施方式，向半導體襯底31中進行第四源/漏延伸區(qū)離 子注入61,所述第四源/漏延伸區(qū)離子注入61的離子為磷離子，所述第二源/ 漏延伸區(qū)離子注入61的能量為5至50KeV，劑量為1.0E+11至1.0E+14cm-2， 相對應地，注入后，在半導體襯底31中形成的第四源/漏延伸區(qū)47的深度為 不大于200nm 。
所述第一源/漏延伸區(qū)44、第二源/漏延伸區(qū)45、第三源/漏延伸區(qū)46及第 四源/漏延伸區(qū)47共同組成了本發(fā)明的源/漏延伸區(qū)。
參照圖IO,在4冊極37a、 37b、 37c及37d兩側的第一側墻41上形成第二 側墻48,所述形成第二側墻48的目的為防止后續(xù)工藝形成的晶體管的源/漏 極之間的橫向穿透(lateral diffusion)。本發(fā)明給出 一個比較優(yōu)化的實施方式， 包括，在半導體襯底31上形成第四氧化硅層，然后形成第二氮化硅層，接著 形成第二氮氧化硅層，所述第二氮氧化硅層用于降低側墻的局部應力，同時 減少側墻中的缺陷，所述第四氧化硅層、第二氮化硅層及第二氮氧化硅層厚 度分為150A、 200 A及700 A,然后依次蝕刻第二氮氧化硅層、第二氮化硅 層及第四氧化硅層，形成第二側墻48。
參照圖1P,在半導體襯底31中、柵極37a、 37b、 37c及37d兩側進行源 /漏極注入62，形成第I區(qū)域和第II區(qū)域的n型MOS晶體管的源/漏極49,所 述源/漏極注入62注入的離子為n型離子，比較優(yōu)化的n型離子為磷離子、砷 離子或其組合，作為本發(fā)明的一個實施方式，源/漏極注入62注入的離子為磷 離子和砷離子，注入的能量范圍為20至200KeV,注入的劑量范圍為1.0E+14 至1 .OE+16 cm-2，源/漏極注入62之后，形成N型MOS晶體管的源/漏極49, 本發(fā)明的所有源/漏才及注入的角度為0°。
按照常規(guī)程序，隨后要進行金屬化、形成接觸孔、形成電極等步驟，由 此提供了本發(fā)明的半導體存儲器，本發(fā)明在核心電路區(qū)域即第I區(qū)域的第i區(qū) 域的柵介質層中形成電荷陷阱，形成核心半導體存儲器電路區(qū)域，第ii區(qū)域 形成核心邏輯電路區(qū)域，由于第I區(qū)域的柵介質層36a和36b比較薄，此第I 區(qū)域形成的半導體存儲器的可以作為動態(tài)隨機半導體存儲器；同樣，本發(fā)明 在輸入輸出電路區(qū)域即第II區(qū)域的第iii區(qū)域的柵介質層中進行形成電荷陷 阱，形成輸入輸出半導體存儲電路區(qū)域，在第iv區(qū)域形成輸入輸出邏輯電路 區(qū)域，由此形成了另外一種半導體存儲器結構，此第II區(qū)域柵介質層36c和 36d的厚度比較厚，保存電荷的能力比較強，因此可以作為非揮發(fā)性隨機半導 體存儲器。
基于上述工藝實施后，形成的半導體存儲器結構如圖1P所示，所述半導 體存儲器包括半導體襯底31，所述半導體襯底包括第I區(qū)域和第II區(qū)域，所 述第I區(qū)域為核心電路區(qū)域，所述第I區(qū)域包括第i區(qū)域和第ii區(qū)域，所述第 II區(qū)域為輸入輸出電路區(qū)域，所述第II區(qū)域包括第iii區(qū)域和第iv區(qū)域；半導 體襯底31上依次形成有柵介質層和柵極；半導體襯底的第I區(qū)域和第II區(qū)域 分別形成有源/漏延伸區(qū)47和源/漏極49，在柵極上加電壓，在半導體襯底中 形成的導電溝道把相應的源/漏極49相電連接；所述第i區(qū)域的柵介質層36a 和第iii區(qū)域的柵介質層36c為電荷陷阱區(qū)，所述第ii區(qū)域的柵介質層和第iv 區(qū)域的柵介質層36b和36d為非電荷陷阱區(qū)。
本發(fā)明給出的實施例為在半導體襯底31的第I區(qū)域的第i區(qū)域和第II區(qū) 域的第iii區(qū)域均形成半導體存儲器區(qū)域即分別形成核心半導體存儲器電路區(qū) 域和輸入輸出半導體存儲器電路區(qū)域，在第I區(qū)域的第ii區(qū)域和第II區(qū)域的
第iv區(qū)域形成邏輯電路區(qū)域即分別形成核心邏輯電if各區(qū)域和輸入輸出邏輯電
路區(qū)域，還可以通過把第I區(qū)域的第i區(qū)域和第II區(qū)域的第iii區(qū)域中任意之 一形成半導體存儲器電路區(qū)域，在此不應過多限制本發(fā)明的保護范圍。
本發(fā)明還給出另外一種半導體存儲器的形成方法，在下面實施例中，采
用p型硅襯底作為半導體襯底301，采用n型MOS晶體作為半導體存儲器， 采用氧化硅、氮化硅或者它們的組合作為第I區(qū)域和第II區(qū)域的柵極的第二 介質層306和第三介質層306a，晶體管的柵極采用多晶硅層307。具體步驟 包括參照圖2A，半導體襯底301按照電路功能分為第I區(qū)域和第II區(qū)域， 所述第I區(qū)域為核心電^各區(qū)域，第II區(qū)域為輸入輸出電3各區(qū)域，第I區(qū)域又分 為第i區(qū)域和第ii區(qū)域，所述第i區(qū)域為核心存儲電路區(qū)域，第ii區(qū)域為核心 邏輯電路區(qū)域，所述第II區(qū)域分為第m區(qū)域和第iv區(qū)域，所述第iii區(qū)域為 輸入輸出存儲電i 各區(qū)域，第iv區(qū)域為輸入輸出邏輯電路區(qū)域。
在半導體襯底301中形成有淺溝槽302、深n阱303、 p阱304;在半導 體襯底301的第I區(qū)域形成有柵介質層306a和306b、第II區(qū)域形成有柵介質 層306c和306d;在第I區(qū)域的柵介質層306a和306b和第II區(qū)域的柵介質層 306c和306d上分別形成有柵極307a、 307b、 307c及307d;在柵極307a、 307b、 307c及307d的兩側形成有第 一側墻401 。形成所述結構的工藝參照第 一實施 例的圖1A至1H。
所述4冊介質層306a和306b以及柵介質層306c和306d為Hf02、 A1203、 La203、 HfSiON或者HfA102的高k介質材料，所述高k介質材料自身帶有電 荷陷阱501,所述電荷陷阱501為制備形成上述高k介質材料過程中形成，這 些柵介質層306a和306b以及柵介質層306c和306d中的電荷陷阱501可以捕 獲電荷達到存儲電荷的目的，但是在邏輯電路區(qū)域，由于這些電荷陷阱501 的存在會導致邏輯電路中的MOS晶體管的閾值電壓的不穩(wěn)定，因此需要減少 甚至消除這些電荷陷阱501。
圖2B和2C為在柵介質層306d和柵介質層306b中消除電荷陷阱501工 藝，下面分別加以說明，首先參照圖2B，在半導體襯底301的第I區(qū)域和第 II區(qū)i或形成第一光刻月交500，采用現(xiàn)有光刻寸支術，定義出第II區(qū)域的第iv區(qū) 域的柵極307d的形狀，然后向第iv區(qū)域的柵極307d下進行第 一 離子注入402, 所述第一離子注入402的離子為氟離子或者氮離子，所述第一離子注入402 的能量根據(jù)注入離子的種類和柵極307d的厚度確定，劑量為1.0E+11至 1.0E+15cm-2，經(jīng)過第一離子注入402之后，柵介質層306d中的電荷陷阱501 被有效消除，形成非電荷陷阱區(qū)，第iii區(qū)域的柵介質層為電荷陷阱區(qū)，從而 抑制由于柵介質層306d中的電荷陷阱501的存在導致的閾值電壓的不穩(wěn)定。 然后去除第一光刻膠500。
作為本發(fā)明的一個優(yōu)化實施方式，第一離子注入402注入的離子為氟離 子，因此注入的氟離子的能量范圍為50至200 Kev,注入氟離子的劑量為 1.0E+11至1.0E+15 cm-2,本發(fā)明的離子注入以消除電荷陷阱的離子注入角度 均為0°,以便于消除本發(fā)明所有邏輯電路區(qū)域的柵介質層中的電荷陷阱，下 文將不再贅述。本發(fā)明的第iv區(qū)域的柵極307d以及柵介質層306d的厚度分 別為1250A和55A，因此注入的氟離子的能量為150 KeV，注入的劑量為 3.0E+14 cm-2，注入后減少甚至消除了柵介質層306d中的電荷陷阱501。
作為本發(fā)明的另一個優(yōu)化實施方式，第一離子注入402注入的離子為氮 離子，注入氮離子的能量為50至200 Kev，注入氮離子的劑量為1.0E+11至 1.0E+15 cm-2,本發(fā)明的第iv區(qū)域的柵極307d以及柵介質層306d的厚度分別 為1250A和55A,因此注入的氮離子的能量為100KeV,注入的劑量為2.0E+14 cm氣注入后減少甚至消除了柵介質層306d中的電荷陷阱501。
然后，參照圖2C，在第I區(qū)域的第ii區(qū)域的柵極307b下面的柵介質層 306b中消除電荷陷阱501,工藝步驟為在半導體襯底301的第I區(qū)域和第 IV區(qū)域形成第二光刻膠502，采用現(xiàn)有光刻技術，定義出第I區(qū)域的第ii區(qū)
域的柵極307b的形狀，然后向第ii區(qū)域的柵極307b下進行第二離子注入503, 所述第二離子注入503的離子為氮離子或者氟離子，所述第二離子注入503 的能量根椐注入離子的種類和柵極厚度確定，劑量為1.0E+11至1.0E+15 cnT2, 經(jīng)過第二離子注入503之后，柵介質層306b中的電荷陷阱501被有效消除， 形成非電荷陷阱區(qū)，第i區(qū)域為電荷陷阱區(qū)，從而抑制了由于柵介質層306b 中的電荷陷阱501的存在導致的閾值電壓的不穩(wěn)定，然后去除第二光刻膠502。
作為本發(fā)明的一個優(yōu)化實施方式，第二離子注入503注入的離子為氟離 子，注入的氟離子的能量為50至200 KeV，注入氟離子的劑量為1.0E+11至 1.0E+15 cm-2，本發(fā)明的第ii區(qū)域的柵極307b以及柵介質層306b的厚度分別 為1250A和23A,因此注入的氟離子的能量為150KeV，注入氟離子的劑量 為5.0E+14 cnf2,注入后減少了柵極307b下柵介質層306b中的電荷陷阱501 。
作為本發(fā)明的另一個優(yōu)化實施方式，第二離子注入503注入的離子為氮 離子，因此注入氮離子的能量為50至200Kev,注入氮離子的劑量為1.0E+11 to l.OE+15 cm-2,本發(fā)明的第ii區(qū)域的柵極307b以及柵介質層306b的厚度分 別為1250A和23A,因此注入的氮離子的能量為130 KeV,注入氮離子的劑 量為3.0E+13 cm-2,注入后減少甚至消除了柵極307b下柵介質層306b中的電 荷陷阱501。
參照圖2D，在半導體襯底301的第i區(qū)域的柵極307a兩側形成第一源/ 漏延伸區(qū)404,所述第一源/漏延伸區(qū)404工藝步驟為首先在半導體襯底301 的第I區(qū)域和第II區(qū)域形成第三光刻膠505,接著采用現(xiàn)有的光刻技術定義出 第i區(qū)域，然后向第i區(qū)域進行第一源/漏延伸區(qū)離子注入403,本發(fā)明中，所 述第一源/漏延伸區(qū)離子注入403的離子采用砷離子或者銻離子，由于砷離子 或者銻離子比較大，注入后，在半導體襯底301中不容易發(fā)生擴散，即使進 行退火后，砷離子或者銻離子擴散的位置也不大，這樣第一源/漏延伸區(qū)404 與半導體襯底301的p阱304之間形成的PN結比較淺和窄，在進行存儲電荷
時候，在PN結附近的內電場被加強，使得熱栽流子更容易隧穿薄薄的PN結
進入柵極307a下的柵介質層306a。
作為本發(fā)明的一個實施方式，向半導體襯底301中進行第一源/漏延伸區(qū) 離子注入403，所述第一源/漏延伸區(qū)離子注入403的離子為砷離子或者銻離 子，所述第一源/漏延伸區(qū)離子注入403的能量為5至50KeV,劑量為1.0E+12 至1.0E+15 cnf2,相對應地，在半導體襯底301中形成的第一源/漏延伸區(qū)404 的深度為不大于200nm 。
參照圖2E,在半導體襯底301的第ii區(qū)域的柵-極307b的兩側形成第二 源/漏延伸區(qū)405，所述第二源/漏延伸區(qū)405的工藝步驟為首先在半導體襯 底301的第I區(qū)域和第II區(qū)域形成第四光刻膠506，接著采用現(xiàn)有的光刻技術 定義出第ii區(qū)域，然后向第ii區(qū)域進行第二源/漏延伸區(qū)離子注入507，本發(fā) 明中，所述第二源/漏延伸區(qū)離子注入507的離子采用磷離子、砷離子、銻離 子或者它們的組合，進行第二源/漏延伸區(qū)離子注入507之后，在半導體襯底 301的p阱304中位于第ii區(qū)域的柵極307b的兩側形成第二源/漏延伸區(qū)405。
作為本發(fā)明的一個實施方式，向半導體襯底301中進行第二源/漏延伸區(qū) 離子注入507,所述第二源/漏延伸區(qū)離子注入507的離子為磷離子，所述第 二源/漏延伸區(qū)離子注入507的能量為5至50KeV，劑量為1.0E+11至1.0E+14 cm-2,相對應地，在半導體襯底301中形成的第二源/漏延伸區(qū)405的深度為 不大于200nm 。
參照圖2F,在半導體襯底301的第iii區(qū)域的柵極307c的兩側形成第三 源/漏延伸區(qū)406,所述第三源/漏延伸區(qū)406工藝步驟為首先在半導體襯底 301的第I區(qū)域和第II區(qū)域形成第五光刻膠508，接著采用現(xiàn)有的光刻技術定 義出第iii區(qū)域，然后向第iii區(qū)域進行第三源/漏延伸區(qū)離子注入509，本發(fā)明 中，所述第三源/漏延伸區(qū)離子注入509的離子采用砷離子或者銻離子，由于 砷離子或者銻離子比較大，注入后，在半導體襯底301中不容易發(fā)生擴散，即使進行退火后，砷離子或者銻離子擴散的位置也不大，這樣第三源/漏延伸
區(qū)406與半導體襯底301的p阱304之間形成的PN結比較淺和窄，形成突變 結，在進行存儲電荷時候，在PN結附近的內電場被加強，使得熱栽流子更容 易隧穿PN結進入柵極307c下的柵介質層306c。
作為本發(fā)明的一個實施方式，向半導體襯底301中進行第三源/漏延伸區(qū) 離子注入509，所述第三源/漏延伸區(qū)離子注入509的離子為砷離子，所述第 三源/漏延伸區(qū)離子注入509的能量為5至50KeV,劑量為1.0E+12至1.0E+15 cm-2，相對應地，在半導體襯底301中形成的第三源/漏延伸區(qū)406的深度為 不大于200nm 。
參照圖2G,在半導體襯底301的第iv區(qū)域的柵極307d的兩側形成第四 源/漏延伸區(qū)407,所述第四源/漏延伸區(qū)407的工藝步驟為首先在半導體襯 底301的第I區(qū)域和第II區(qū)域形成第六光刻膠600， 4妻著采用現(xiàn)有的光刻技術 定義出第iv區(qū)域，然后向第iv區(qū)域進行第四源/漏延伸區(qū)離子注入601，本發(fā) 明中，所述第四源/漏延伸區(qū)離子注入601的離子采用磷離子、砷離子、銻離 子或者它們的組合，進行第四源/漏延伸區(qū)離子注入601之后，在半導體襯底 301的p阱304中位于第iv區(qū)域的柵極307d的兩側形成第四源/漏延伸區(qū)407。
作為本發(fā)明的一個實施方式，向半導體襯底301中進行第四源/漏延伸區(qū) 離子注入601，所述第四源/漏延伸區(qū)離子注入601的離子為磷離子，所述第 四源/漏離子注入601的能量為5至50KeV,劑量為1.0E+11至1.0E+14cm-2， 相對應地，在半導體襯底301中形成的第四源/漏延伸區(qū)407的深度為不大于 200腿。
所述第一源/漏延伸區(qū)404、第二源/漏延伸區(qū)405、第三源/漏延伸區(qū)406 及第四源/漏延伸區(qū)407共同組成了本發(fā)明的源/漏延伸區(qū)。
參照圖2H,在柵極307a、 307b、 307c及307d兩側的第一側墻401上形 成第二側墻408,所述形成第二側墻408的目的為防止后續(xù)工藝形成的晶體管
的源/漏極之間的橫向穿透(lateral diffusion)。本發(fā)明給出一個比較優(yōu)化的實施 方式，包括，在半導體襯底上形成第四氧化硅層，然后形成第二氮化硅層， 接著形成第二氮氧化硅層，所述第二氮氧化硅層用于降低側墻的局部應力， 同時減少側墻中的缺陷，所述第四氧化硅層、第二氮化硅層及第二氮氧化硅 層厚度分為150A、 200 A及700 A，然后依次蝕刻第二氮氧化硅層、第二氮 化石圭層及第四氧化硅層，形成第二側墻48。
參照圖21,在半導體襯底301上柵極307a、 307b、 307c及307d的兩側 進行源/漏極注入602，形成第I區(qū)域和第II區(qū)域的n型MOS晶體管的源/漏 極409，所述源/漏極注入602注入的離子為n型離子，比較優(yōu)化的n型離子 為磷離子、砷離子或者它們的組合，作為本發(fā)明的一個實施方式，源/漏極注 入602注入的離子為磷離子和砷離子，注入的能量范圍為20至200KeV,注 入的劑量范圍為1.0E+14至1.0E+16 cm-2,源/漏極注入602之后，形成n型 MOS晶體管的源/漏極409。
按照常規(guī)程序，隨后要進行金屬化、形成接觸孔、形成電極等步驟，由 此提供了本發(fā)明的半導體存儲器，本發(fā)明通過在核心電路區(qū)域即第I區(qū)域的第 i區(qū)域形成核心半導體存儲器電路區(qū)域，第ii區(qū)域作為核心邏輯電路區(qū)域，由 于第I區(qū)域的柵極307a和307b的柵介質層306a和306b比較薄，此第I區(qū)域 形成的半導體存儲器可以作為動態(tài)隨機半導體存儲器；同樣，本發(fā)明通過在 輸入輸出電路區(qū)域即第II區(qū)域的第iii區(qū)域形成輸入輸出半導體存儲器電路區(qū) 域，在第iv區(qū)域形成輸入輸出邏輯電路區(qū)域，由此形成了另外一種半導體存 儲器結構，此第II區(qū)域柵介質層306c和306d比較厚，保存電荷的能力比較 強，因此可以作為非揮發(fā)性隨機半導體存儲器。
基于上述工藝實施后，形成的半導體存儲器結構如圖2I所示，所述半導 體存儲器包括半導體襯底301,所述半導體襯底301包括第I區(qū)域和第II區(qū)域， 所述第I區(qū)域為核心電路區(qū)域，所述第I區(qū)域包括第i區(qū)域和第ii區(qū)域，所述
第II區(qū)域為輸入輸出電路區(qū)域，所述第II區(qū)域包括第iii區(qū)域和第iv區(qū)域； 半導體村底301上依次形成有柵介質層和柵極；半導體襯底的第I區(qū)域和第 II區(qū)域分別形成有源/漏延伸區(qū)407和源/漏極409，在柵極上加電壓，在半導 體襯底中形成的導電溝道把相應的源/漏極409相電連接；所述第i區(qū)域的柵 介質層306a和第iii區(qū)域的柵介質層306c為電荷陷阱區(qū)，所述第ii區(qū)域的柵 介質層306b和第iv區(qū)域的柵介質層306d為非電荷陷阱區(qū)。
本發(fā)明還提供一種半導體存儲器的形成方法，包括提供半導體襯底； 在半導體襯底上依次形成柵介質層和柵極；在半導體襯底中形成源/漏延伸區(qū)；
在半導體襯底中形成源/漏極，在柵極上加電壓，在半導體襯底中形成的導電
溝道把源/漏極相電連接；所述柵介質層中形成有電荷陷阱。
參照圖3A，在半導體襯底11上形成淺溝槽12,所述淺溝槽12用于對有 源器件之間電學隔離，接著形成深n阱13和p阱14，然后在半導體襯底11 中的p阱14上形成柵介質層15,所述柵介質層15為Hf02、 A1203、 La203、 HfSiON或者HfAK)2的高k介質層，所述高k介質層自身形成有電荷陷阱16， 即4冊介質層15為電荷陷阱區(qū)。
參照圖3B,在柵介質層15上形成柵極17和第三氧化硅層18,接著在柵 極17兩側形成第一側墻19，然后在半導體襯底11中、柵極17的兩側形成源 /漏延伸區(qū)20,所述源/漏延伸區(qū)20為通過源/漏延伸區(qū)離子注入形成，所述源 /漏延伸區(qū)離子注入的離子為砷離子、銻離子、磷離子或者它們的組合，作為 本發(fā)明的一個實施方式，源/漏延伸區(qū)離子注入的離子為砷離子。
參照圖3C,在柵極17兩側的第一側墻19上形成第二側墻21,然后在半 導體襯底11中、柵極17兩側形成源/漏極22。
基于上述工藝實施以后，形成的半導體存儲器如圖3C所示，所述半導體 存儲器包括半導體襯底11;依次位于半導體襯底上的柵介質層15和柵極17; 半導體襯底中形成的源/漏延伸區(qū)20;半導體襯底中形成的源/漏極22,在柵
極上加電壓，在半導體襯底中形成的導電溝道把源/漏極22相電連接；所述柵 介質層15中為電荷陷阱區(qū)。
本發(fā)明還給出一種半導體存儲器的形成方法，參照圖4A所示，在半導體 外十底ll，上形成淺溝槽12，， 4妻著形成深n阱13，和p阱14，，然后在半導體襯 底ll，上形成柵介質層15，，所述柵介質層15，為由氧化硅、氮化硅或者它們的 組合構成。
參照圖4B,在柵介質層15，上形成柵極17，和第三氧化硅層18，，接著在 柵極17，兩側形成第一側墻19，，然后在半導體襯底ll，中、柵極17，的兩側形 成源/漏延伸區(qū)20，。
參照圖4C，對柵介質層15，進行離子注入23，在柵介質層15，中形成電荷 陷阱16，，所述柵介質層15，為電荷陷阱區(qū)，所述離子注入23的離子為硅離子、 鍺離子、氮離子或者鉿離子，所述離子注入23的劑量為1.0E+11至1.0E+15 cm-2,所述離子注入23的能量根據(jù)所注入的離子的種類、柵極的厚度確定。 離子注入23之后在柵介質層15，中形成電荷陷阱16',因此柵介質層15，為電 荷陷阱區(qū)。
作為本發(fā)明的一個實施方式，離子注入23的離子為氮離子，劑量為 1.0E+11至L0E15cm陽2。
作為本發(fā)明的另一個實施方式，離子注入23的離子為鍺離子，劑量為 1.0E+11至1.0E+13 cm2。
參照圖4D，在柵極17，兩側的第一側墻19，上形成第二側墻21',然后在 半導體襯底ii中、柵極17兩側形成源/漏極22'。
基于上述工藝實施以后，形成的半導體存儲器如圖4D所示，所述半導體 存儲器包括半導體襯底11，；依次位于半導體襯底上的柵介質層15，和柵極17，； 半導體襯底中形成的源/漏延伸區(qū)20，；半導體襯底中形成的源/漏極22，，在柵 極上加電壓，在半導體襯底中形成的導電溝道把源/漏極22，相電連接；所述柵介質層15，為電荷陷阱區(qū)。
本發(fā)明還提供一種半導體存儲器的形成方法，包括提供半導體襯底， 所述半導體襯底分為第IA區(qū)域和第IB區(qū)域；在半導體襯底上依次形成柵介 質層和柵極；半導體襯底的第IA區(qū)域和第IB區(qū)域分別形成有源/漏延伸區(qū)； 半導體襯底的第IA區(qū)域和第IB區(qū)域分別形成有源/漏極，在柵極上加電壓， 在半導體底中形成的導電溝道把相應的源/漏極相電連接；所述第IA區(qū)域的柵
介質層中形成有電荷陷阱，所述第IB區(qū)域的柵介質層中無電荷陷阱。
參照圖5A，首先提供半導體襯底101,所述半導體襯底101分為第IA區(qū) 域和第IB區(qū)域，在半導體襯底101上形成淺溝槽102，接著在半導體襯底101 中形成深n阱104和p阱105,然后在半導體襯底101上形成柵介質層103a 和103b，所述柵介質層103a和103b為由氧化硅、氮化硅或者它們的組合構 成。
參照圖5B,在述半導體襯底101的第IA區(qū)域和第IB區(qū)域形成柵極106a 和柵極106b,在柵極106a和106b上形成第三氧化珪層107，接著在柵極106a 和柵極106b兩側形成第一側墻108。
參照圖5C，采用現(xiàn)有光刻技術，定義出第IA區(qū)域，采用光刻膠114掩 蓋住第IB區(qū)域，對第IA區(qū)域的柵介質層103a中進行離子注入109以形成電 荷陷阱110,所述離子注入109的離子為硅離子、鍺離子、氮離子或者鉿離子， 所述離子注入109的劑量為1.0E+11至1.0E+15 cm々，所述離子注入109的能 量根據(jù)所注入的離子的種類、柵極的厚度確定。離子注入109之后在柵介質 層103a中形成電荷陷阱110，柵介質層103a為電荷陷阱區(qū)，柵介質層103b 為非電荷陷阱區(qū)。
作為本發(fā)明的一個實施方式，離子注入109的離子為氮離子，劑量為 l.OE+11至1.0E15 cm-2。
作為本發(fā)明的另一個實施方式，離子注入109的離子為鍺離子，劑量為 1.0E+11至1E15 cm-2。
參照圖5D,在半導體襯底101中、柵極106a和106b的兩側形成源/漏延 伸區(qū)111，接著在柵極106a和106b兩側的第一側墻108上形成第二側墻111， 然后在半導體襯底101中、柵極106a和106b的兩側形成源/漏極113。
基于上述工藝實施以后，形成的半導體存儲器結構如圖5D所示，所述半 導體襯底101包括第IA區(qū)域和第IB區(qū)域，依次位于半導體襯底101上的柵 介質層103a和103b以及柵極106a和106b;半導體襯底101的第IA區(qū)域和 第IB區(qū)域分別形成有源/漏延伸區(qū)112;半導體襯底101的第IA區(qū)域和第IB 區(qū)域分別形成有源/漏極113，在柵極106a、 106b上加電壓，在半導體襯底101 中形成的導電溝道把相應的源/漏極113相電連接；所述第IA區(qū)域的柵介質層 103a為電荷陷阱區(qū)，所述第IB區(qū)域的柵介質層103b為非電荷陷阱區(qū)。由此 第IA區(qū)域的MOS晶體管形成半導體存儲器區(qū)域，第IB區(qū)域的MOS晶體管 形成第IA區(qū)域的半導體存儲器的邏輯電路區(qū)域。
本發(fā)明還給出一種半導體存儲器的形成方法，參照圖6A,首先提供半導 體襯底IOI，，所述半導體襯底101，分為第IA區(qū)域和第IB區(qū)域，在半導體襯 底IOI，上形成淺溝槽102，，接著在半導體襯底IOI，中形成深n阱104，和p阱 105，，然后在半導體襯底IOI，上形成柵介質層103a，和103b，，所述柵介質層 103，為Hf02、 A1203、 La203、 HfSiON或者HfA102的高k介質層，所述高k 介質層自身含有電荷陷阱106，。
參照圖6B,在述半導體襯底IOI，的第IA區(qū)域和第IB區(qū)域形成柵極107a， 和柵極107b，，在柵極107a，和107b，上形成第三氧化珪層108，，接著在柵極 107a，和柵極107b，兩側形成第一側墻109，。
參照圖6C，采用現(xiàn)有光刻技術，定義出第IB區(qū)域，采用光刻膠114，摘r 蓋住第IA區(qū)域，然后向第IB區(qū)域進行離子注入110，，所述離子注入IIO，的 離子為氟離子或者氮離子，所述離子注入110，的能量根據(jù)注入離子的種類和 柵極107b，的厚度確定，劑量為1.0E+11至1.0E+15cm-2,經(jīng)過離子注入110， 之后，柵介質層107b，中的電荷陷阱106，被有效消除，從而抑制由于柵介質層 306b，中的電荷陷阱106，的存在導致的閾值電壓的不穩(wěn)定。然后去除光刻膠 114，。
作為本發(fā)明的一個優(yōu)化實施方式，離子注入IIO，注入的離子為氟離子， 因此注入的氟離子的能量范圍為50至200 Kev,注入氟離子的劑量范圍為 1.0E+11至1.0E+15 cnf2,注入后減少甚至消除了4冊才及107b，下柵介質層103b， 中的電荷陷阱106，。
作為本發(fā)明的另一個優(yōu)化實施方式，離子注入IIO，注入的離子為氮離子， 注入氮離子的能量為50至200Kev,注入氮離子的劑量為1.0E+11至1.0E+15 cnT2,注入后減少甚至消除了柵極107b，下柵介質層103b，中的電荷陷阱106，。
參照圖6D,在半導體襯底IOI，中、柵極107a，和107b，的兩側形成源/漏 延伸區(qū)112，， 4妄著在柵極107a，和107b，兩側的第一側墻109，上形成第二側墻 lll，，然后在半導體襯底IOI，中、柵極107a，和107b，的兩側形成源/漏極113，。
基于上述工藝實施以后，形成的半導體存儲器結構如圖6D所示，所述半 導體襯底101，包括第IA區(qū)域和第IB區(qū)域，依次位于半導體襯底IOI，上的柵 介質層103a，和103b，以及柵極107a，和107b，；半導體襯底IOI，的第IA區(qū)域和 第IB區(qū)域分別形成有源/漏延伸區(qū)112，；半導體襯底IOI，的第IA區(qū)域和第IB 區(qū)域分別形成有源/漏極113，，在柵極上加電壓，在半導體襯底IOI，中形成的 導電溝il^巴相應的源/漏極113，相電連接；所述第IA區(qū)域的柵介質層103a，中 為電荷陷阱區(qū)，所述第IB區(qū)域的柵介質層103b，為非電荷陷阱區(qū)。由此第IA 區(qū)域的MOS晶體管形成半導體存儲器區(qū)域，第IB區(qū)域的MOS晶體管形成第 IA區(qū)域的半導體存儲器的邏輯電路區(qū)域。
本發(fā)明的半導體存儲器的編程和擦除可以通過溝道熱載流子 (Channel-hot carriers)注入或者帶帶隧穿熱載流子(Band-to-band induced hot
carriers)注入的方式實現(xiàn)，下面給出本發(fā)明的上述實施例的半導體存儲單元 進行編程、讀出及擦除等工作原理描述
圖7A為本發(fā)明制備的半導體存儲器單元700的結構示意圖，包括半導體 襯底701、形成于半導體襯底701中的源極延伸區(qū)702、漏極延伸區(qū)703、源 極704以及漏極705，形成于半導體襯底701上的柵介質層708、柵極706， 在柵極706上加上不小于該半導體存儲器單元700的閾值電壓，在半導體襯 底701中形成的溝道4巴源+及704和漏極705相電連4妄。存儲單元700通過外 圍電路分別給柵極706加電壓Vg、源極704加電壓Vs、漏極705力口電壓Vd 和半導體襯底701加電壓Vb。
本發(fā)明的存儲單元700可以通過溝道熱載流子(Channel-hot carriers)注 入實現(xiàn)編程操作，若存儲單元700為n型溝道，若欲將數(shù)據(jù)存入如圖7A所示 的存儲單元700，則外圍電路首先通過行向字線將大于存儲單元700閾值電壓 Vg加到柵極706的上，使柵極706下面的半導體襯底701中產(chǎn)生n型電子溝 道，外圍電路將需要存儲的數(shù)據(jù)通過列向位線在存儲單元700的漏極705上 加正電壓Vd或者源極702上正電壓Vs，作為本發(fā)明的一個實施方式，柵極 電壓Vg為3.3V，漏極電壓Vd為3.3V,源極電壓Vs為OV,半導體襯底電 壓Vb為OV,在漏極電壓Vd下，由于漏極延伸區(qū)702與襯底701之間形成 的PN結比較窄，在靠近漏極705附近的溝道和PN結中的電場很強，在溝道 中形成的電子在靠近漏極705附近的PN結時候被PN結中的強電場加速，形 成熱電子，然后熱電子通過離化作用，在漏極705附近呈級數(shù)增長，這些熱 電子的能量足夠大，根據(jù)熱發(fā)射機制，這些熱電子克服界面的勢壘進入柵介 質層708中的漏端707,同時在半導體襯底電壓Vb為OV條件下，漏極705 附近產(chǎn)生的空穴被移走。圖5A中實線箭頭方向表示流向漏端707中的電子流 方向。
同樣地，作為本發(fā)明的另一個實施方式，通過把漏極電壓Vd和源極電壓
Vs倒置，比如漏極電壓Vd為0V,源極電壓Vs為3.3V,柵極電壓Vg為3.3V， 半導體襯底電壓Vb為0V，因此在溝道中形成的電子在靠近源極704附近的 PN結時候被PN結中的強電場加速，形成熱電子，然后熱電子通過離化作用， 在源極704附近呈級數(shù)增長，這些熱電子的能量足夠大，根據(jù)熱發(fā)射機制， 這些熱電子克服界面的勢壘進入柵介質層708中的源端709,圖7A中虛線箭 頭方向表示流向源端709中的電子流的方向。
本發(fā)明通過相繼施加正的源極電壓Vs和漏極電壓Vd,本發(fā)明的存儲單 元700可以實現(xiàn)兩字節(jié)編程。
若存儲單元700為p型溝道，參照圖7B所示存儲單元700的編程原理， 若欲將數(shù)據(jù)存入如圖7B所示的存儲單元700，則外圍電路通過行向字線使柵 極706下面的半導體襯底701中產(chǎn)生空穴溝道，外圍電路將需要存儲的數(shù)據(jù) 通過列向位線在存儲單元700的漏極705或者源極704上加電壓Vd或者Vs. 作為本發(fā)明的一個實施方式，柵極電壓Vg為0V，漏極電壓Vd為0V，源極 電壓Vs為3.3V，半導體襯底電壓Vb為3.3V，在源極電壓Vs下，由于源極 延伸區(qū)702與半導體襯底701之間形成的PN結比較窄，在靠近源極704附近 的溝道和PN結中的電場4艮強，在溝道中形成的空穴在靠近源極704附近的 PN結時候被PN結中的強電場加速，形成熱空穴，運行到漏極705附近，然 后熱空穴通過離化作用，在漏極705附近呈級數(shù)增長，這些熱空穴的能量足 夠大，根據(jù)熱發(fā)射機制，這些熱空穴克服界面的勢壘進入柵介質層708中的 漏端707，同時在半導體襯底電壓Vb為3.3V條件下，漏極705附近產(chǎn)生的 電子被移走，圖7B中實線箭頭方向表示流向漏端707中的空穴流的方向。
同樣地，作為本發(fā)明的另一個實施方式，通過4巴漏;f及電壓Vd和源極電壓 Vs倒置，比如漏極電壓Vd為3.3V,源極電壓Vs為OV,柵極電壓Vg為0V， 半導體襯底電壓Vb為3.3V,因此在溝道中形成的空穴在漏極電壓Vd下被加 速，形成熱空穴，然后熱空穴通過離化作用，在源極704附近呈級數(shù)增長，
這些熱空穴的能量足夠大，根據(jù)熱發(fā)射機制，克服界面的勢壘進入柵介質層
708中的源端709，圖7B中虛線箭頭方向表示流向源端709中的空穴流的方 向。
本發(fā)明通過相繼施加源極電壓Vs和漏極電壓Vd,本發(fā)明的存儲單元700 可以實現(xiàn)兩字節(jié)編程。
本發(fā)明的存儲單元700還可以通過帶帶隧穿熱栽流子(Band-to-band tunneling induced hot carriers )注入的方式實現(xiàn)存儲操作，下面力口以詳纟田描述。
若存儲單元700為n型溝道，參照圖7C所示存儲單元700的編程原理， 若欲將數(shù)據(jù)存入如圖7C所示的存儲單元700,柵極706電壓Vg為0V，因此 在溝道中沒有反型電子，然后，外圍電路將需要存儲的數(shù)據(jù)通過列向位線在 存儲單元700的漏極705或者源極704上加正電壓Vd或者Vs,在漏極電壓 Vd或者源極電壓Vs下，在半導體襯底701中靠近漏極延伸區(qū)703或者靠近 源極延伸區(qū)702中的空穴通過帶帶隧穿機制(Band-to-Band tunneling)進入漏 極705或者源極704表面，在漏極705或者源極704表面的空穴會在半導體 襯底電壓Vb作用下流向半導體襯底701,在漏極705或者源極704表面的空 穴在經(jīng)過漏極705或者源極704附近的PN結中時，會在PN結的強電場下加 速，形成熱空穴，同時通過離化作用產(chǎn)生更多的電子-空穴對，這些熱空穴 的能量足夠大，可以克服界面勢壘，進入柵介質層708中的漏端707或者源 端709。
作為本發(fā)明的一個實施方式，柵極電壓Vg為0V，漏極電壓Vd為3.3V, 源極浮置，半導體襯底電壓Vb為0V，因此在靠近漏端707附近通過帶帶隧 穿機制產(chǎn)生空穴，這些空穴在流向半導體襯底701過程中被PN的強電場加速， 形成熱空穴，這些熱空穴通過離化作用產(chǎn)生更多的電子-空穴對，這些產(chǎn)生 的空穴會克服界面勢壘進入柵介質層708中的漏端707。圖7C中實線箭頭方 向表示流向半導體襯底701的空穴流方向。
作為本發(fā)明的另一個實施方式，柵極電壓Vg為OV,漏極Vd浮置，源 極電壓Vs為3.3 V，半導體襯底電壓Vb為0V，因此在靠近源端709附近通 過帶帶隧穿才幾制產(chǎn)生空穴，這些空穴在流向半導體襯底701過程中被PN的強 電場加速，形成熱空穴，這些熱空穴通過離化作用產(chǎn)生更多的電子-空穴對， 這些產(chǎn)生的空穴會克服界面勢壘進入柵介質層708中的源端709。圖7C中虛 線箭頭方向表示流向半導體襯底701的空穴流方向。
如果同時施加源才及電壓Vs和漏極電壓Vd，本發(fā)明的存^f諸單元700可以 同時實現(xiàn)兩字節(jié)編程。
若存儲單元700為p型溝道，參照圖7D,若欲將數(shù)據(jù)存入存儲單元700, 首先柵極電壓Vg和半導體襯底電壓Vb設置為3.3V，因此在溝道中沒有反型 空穴，然后外圍電路將需要存儲的數(shù)據(jù)通過列向位線在存儲單元700的漏極 705或者源極704上加OV電壓，在半導體襯底701中靠近漏極延伸區(qū)702或 者源極延伸區(qū)703的電子會通過帶帶隧穿機制進入漏極705或者源極704表 面，由于漏極延伸區(qū)702或者源極延伸區(qū)703與襯底701之間形成的PN結 比較窄，PN結中的電場很強，這些電子在流回半導體襯底701的時候被PN 結的電場加速，形成熱電子，這些通過離化作用產(chǎn)生更多的電子-空穴對， 這些產(chǎn)生的電子能量足夠大，能夠克服界面勢壘進入柵介質層708中的漏端 707或者源端709。
作為本發(fā)明的一個實施方式，柵極電壓Vg為3.3V,漏極電壓Vd為OV, 源極浮置，半導體襯底電壓Vb為3.3V,因此在靠近漏端707附近通過帶帶 隧穿機制產(chǎn)生電子，這些電子在流向半導體襯底701過程中被PN的強電場加 速，形成熱電子，這些熱電子通過離化作用產(chǎn)生更多的電子-空穴對，這些 產(chǎn)生的電子會克服界面勢壘進入柵介質層708中的漏端707。圖7D中實線箭 頭方向表示流向半導體襯底701的電子流方向。
作為本發(fā)明的另一個實施方式，柵極電壓Vg為3.3V,漏極浮置，源極
電壓Vs為0V，半導體襯底電壓Vb為3.3V,因此在靠近源端709附近通過 帶帶隧穿機制產(chǎn)生電子，這些電子在流向半導體襯底701過程中被PN的強電 場加速，形成熱電子，這些熱電子通過離化作用產(chǎn)生更多的電子-空穴對， 這些產(chǎn)生的電子會克服界面勢壘進入柵介質層708中的源端709。圖7d中虛 線箭頭方向表示流向半導體襯底701的電子流方向。
通過同時施加源極電壓Vs和漏極電壓Vd,本發(fā)明的存儲單元700可以 實現(xiàn)兩字節(jié)編程。
通過上述的描述，可以看出，對于單字節(jié)的半導體存儲器，如果在柵介 質層708中只有電子的電荷陷阱，對于n型溝道的存儲單元700,可以通過 CHE電子注入進行存儲(電子存儲在柵介質層708中的電荷陷阱中)、通過 BBT空穴注入進行擦除(通過空穴注入中和電荷陷阱中的電子)；同樣地，對 于p型溝道的存儲單元700，可以通過BBT電子注入(即電子存儲在柵介質 層708的電荷陷阱中)、通過CHE熱空穴注入(即電子注入到4冊介質層708 中中和電荷陷阱中的電子)，這種單字節(jié)存儲和擦除對于電可擦除可編程只讀 存儲器(EEPROM)的功能起著重要的作用。
如果在柵介質層708中的電荷陷阱中僅存在一種陷阱電荷，可以簡單地 通過福勒-i若丁 (Fowler—Nordheim， F-N )或者直4妻隧穿(通過對電荷陷阱 進行空穴注入中和，或者使電子隧穿出陷阱)直至所有電荷陷阱為空(即沒 有過擦除字節(jié))機制實現(xiàn)整塊擦除。然而，如果電子和空穴兩種電荷陷阱同 時存在，由于局部凈電荷的過擦除，可能導致從起初的負電荷連續(xù)擦除至正 電荷，柵介質材料和電荷陷阱的控制是解決過擦除問題的基本保證。
若需要讀取存儲單元700的數(shù)據(jù)，可以通過溝道電流進行存儲單元的讀 取。參照圖7E，如果存儲單元700為n型溝道，外圍電路通過行向字線使柵 極706下面的半導體襯底701中產(chǎn)生電子溝道，外圍電路通過列向位線向存 儲單元700加漏才及電壓Vd，源極電壓Vs為0v,如果存儲單元700的源端707
是被編程過的，存儲有負電荷，則存儲單元700的漏極電流Id比較小(<l|iA ); 如果存儲單元700的源端707沒有被編程過的，則存儲單元700的漏極電流 Id比豐支大(〉10(iA )。相反，在源極704力口源極電壓Vs，漏極電壓Vd為0v, 如果存儲單元700的漏端709是被編程過的，存儲有負電荷，則存儲單元700 的源極電流Is比較小(<l^iA);如果存儲單元700的漏端709沒有被編程過 的，則存儲單元700的源極電流Is比較大(>10fiA )。
通過相繼測試漏才及電流Id (通過加正向電壓)和源極電流Is (負向電壓)， 可以讀取存儲單元700的兩字節(jié)信息。采用類似的方法，可以讀取p型溝道 的存儲單元700的信息。
作為本發(fā)明的一個實施方式，柵極電壓Vg為3.3V，漏極電壓Vd為lV, 源極電壓Vs為OV,半導體襯底電壓Vb為OV,如果存儲單元700的漏端709 是被編程過的，存儲有負電荷，則存儲單元700的漏極電流Id比較小(<l(iA ), 如果存儲單元700的漏端709沒有被編程過的，則存儲單元700的漏極電流 Id比較大OlOnA)。
作為本發(fā)明的另一個實施方式，柵極電壓Vg為3.3V,漏極電壓Vd為 IV，源極電壓Vs為0V，半導體襯底電壓Vb為OV,如果存儲單元700的源 端707被編程過的，則存儲單元700的源極電流Is比較大(>10^iA),如果存 儲單元700的源端707沒被編程過，則源極電流Is比較小(<1^A )。
若需要讀取存儲單元700的數(shù)據(jù)，還可以通過帶帶隧穿電流Id和Is進行 讀取，所述存儲單元為n溝道，柵極電壓Vg為OV，因此在溝道中沒有反型 電子。外圍電路通過列向位線在存儲單元700的漏極705或者源極704上加 正電壓Vd和Vs，如果存儲單元700的漏端709和源端707)是被編程過的， 存儲有負電荷，則存儲單元700的漏極電流Id和源極電流Is比較小(<0.1uA); 如果存儲單元700的漏端709和源端707沒有被編程過的，則存儲單元700 的漏極電流Id或者源極電流Is比較大(〉l^iA)。漏極電流Id和源極電流Is
可以同時測得，相反對于p溝道的存儲單元700，在漏極705或者源極704上 加負電壓Vd和Vs，如果存儲單元700的漏端709和源端707是被編程過的， 存儲有負電荷，則存儲單元700的漏極電流Id和源極電流Is比較小(<0.1uA ); 如果存儲單元700的漏端709和源端707沒有被編程過的，則存儲單元700 的漏極電流Id或者源極電流Is比較大(> 1)。。
作為本發(fā)明的一個實施方式，柵極電壓Vg為OV,漏極電壓Vd為lV, 源極電壓Vs為IV，半導體襯底電壓Vb為OV,如果存儲單元700的漏端707 和源端709是被編程過的，存儲有負電荷，則存儲單元700的漏極電流Id和 源極電流Is比專交小(<0.1pA )。
若存儲單元700為p型溝道，作為本發(fā)明的一個實施例，柵極電壓Vg和 半導體襯底電壓Vb為0V，漏極電壓Vb為-lV,源才及電壓Vs為-lV.，如果存 儲單元700的漏端707和源端709是被編程過的，存儲有負電荷，則存儲單 元700的漏極電流Id和源才及電流Is比舉交小(<0.1uA )。
圖8A給出電子被陷在柵介質層中，在電子附近的能帶圖，圖中小為勢能。 圖中水平的點畫線表示柵介質層和半導體襯底中的電場為零(Vg=Vb=OV)。 參照圖8B,如果在半導體襯底中加電壓，能帶的斜率代表電場的強度，陷在 柵介質層中的電子具有三種可能的逃逸機制，(l)直接隧穿，隧穿長度為t, 隧穿長度t和物理位置以及內建電場有關系，(2 )熱激發(fā)然后隧穿，溫度升高， 電子熱能增加，有效減小了隧穿長度t; (3)熱離化。由圖中可以看出，給定 柵介質層的厚度，采用高k材料(比如氧化鉿的介電常數(shù)為15-25 )可以有效 增加隧穿長度t (比氧化硅或者氮化硅的介電常數(shù)4-8)。陷在柵介質層中的電 荷保留時間因此和陷阱的勢能(()))、溫度、隧穿長度t以及保留時候的電場強 度等等有關。
在本發(fā)明的第一實施例中，通過在半導體襯底的第I區(qū)域即核心電路區(qū)域 的MOS晶體管的柵介質層中形成電荷陷阱形成核心存儲電路區(qū)域，通過在第
II區(qū)域的MOS晶體管的柵介質層中形成電荷陷阱形成輸入輸出存儲電路區(qū)
域，由于核心電路區(qū)域的柵介質層比較薄，相應于圖8B中的t值較小，因此
陷阱中的電荷比較容易逃逸出陷阱，因此在核心存儲電路區(qū)域的保留時間比
較短，可以用作隨機存儲器；由于輸入輸出電路區(qū)域的柵介質層比較厚，相 應于圖8B中的t值較大，因此陷阱中的電荷不容易逃逸出陷阱，因此在輸入 輸出存儲電路區(qū)域的保留時間比較長，可以用作非揮發(fā)型存儲器。
雖然本發(fā)明己以較佳實施例披露如上，但本發(fā)明并非限定于此。任何本 領域技術人員，在不脫離本發(fā)明的精神和范圍內，均可作各種更動與修改， 因此本發(fā)明的保護范圍應當以權利要求所限定的范圍為準。
權利要求
1.一種半導體存儲器的形成方法，其特征在于，包括提供半導體襯底，所述半導體襯底包括第IA區(qū)域和第IB區(qū)域；在半導體襯底上依次形成柵介質層和柵極，所述第IA區(qū)域的柵介質層為電荷陷阱區(qū)，所述第IB區(qū)域的柵介質層為非電荷陷阱區(qū)；半導體襯底的第IA區(qū)域和第IB區(qū)域形成有源/漏延伸區(qū)；半導體襯底的第IA區(qū)域和第IB區(qū)域形成有源/漏極，在柵極上加電壓，在半導體底中形成的導電溝道把相應的源/漏極相電連接。
2. 根據(jù)權利要求1所述的半導體存儲器的形成方法，其特征在于柵介質 層形成進一步包括在半導體襯底上形成Hf02、 A1203、 La203、 HfSiON 或者HfA102的高k介質作為柵介質層，柵介質層自身含有電荷陷阱；在 第IB區(qū)域的柵介質層中進行離子注入消除電荷陷辨，形成非電荷陷阱 區(qū)，第IA區(qū)域的柵介質層形成電荷陷阱區(qū)。
3. 根據(jù)權利要求2所述的半導體存儲器的形成方法，其特征在于所述離 子注入的離子為氟離子或者氮離子，所述離子注入的能量根據(jù)柵極和介 質層的厚度確定，所述離子注入的劑量為1.0E+11至1.0E+15cm-2。
4. 根據(jù)權利要求1所述的半導體存儲器的形成方法，其特征在于柵介質 層形成進一步包括在半導體襯底上形成氧化石圭、氮化硅或者它們的組 合構成柵介質層；在第IA區(qū)域的柵介質層中注入離子產(chǎn)生電荷陷阱，形 成電荷陷阱區(qū)，第IB區(qū)域的柵介質層形成非電荷陷阱區(qū)。
5. 根據(jù)權利要求4所述的半導體存儲器的形成方法，其特征在于所述離 子注入為硅離子、鍺離子、氮離子或者鉿離子，所述離子注入的劑量為 1.0E+11至1.0E+13 cm'、所述離子注入的能量才艮據(jù)所注入的離子的種類、 柵極厚度確定，所述離子注入的角度為0°至60°。
6. 根據(jù)權利要求1所述的半導體存儲器的形成方法，其特征在于所述半 導體存儲器包括n型溝道半導體存儲器和p型溝道半導體存儲器，所述n型溝道半導體存儲器的源/漏延伸區(qū)離子注入的離子為砷離子或者銻離 子，所述p型溝道半導體存儲器的源/漏延伸區(qū)離子注入的離子為銦離子。
7. —種半導體存儲器，包括半導體襯底，所述半導體襯底包括第IA區(qū)域和第IB區(qū)域； 依次位于半導體襯底上的柵介質層和柵極； 半導體襯底的第IA區(qū)域和第IB區(qū)域形成有源/漏延伸區(qū)； 半導體襯底的第IA區(qū)域和第IB區(qū)域形成有源/漏極，在柵極上加電壓，在半導體底中形成的導電溝道把相應的源/漏極相電連接；其特征在于，所述第IA區(qū)域的柵介質層為電荷陷阱區(qū)，所述第IB區(qū)域的柵介質層為非電荷陷阱區(qū)。
8. 根據(jù)權利要求7所述的半導體存儲器，其特征在于所述柵介質層為 Hf02、 A1203、 La203、 HfSiON或者HfA102的高k介質，柵介質層自身 含有電荷陷阱，第IB區(qū)域的非電荷陷阱區(qū)為通過離子注入消除電荷陷阱 形成，第IA區(qū)域的柵介質層形成電荷陷阱區(qū)。
9. 根據(jù)權利要求8所述的半導體存儲器，其特征在于所述離子注入的離 子為氟離子或者氮離子，所述離子注入的能量根據(jù)柵極和介質層的厚度 確定，所述離子注入的劑量為1.0E+11至1.0E+15cm—2。
10. 根據(jù)權利要求7所述的半導體存儲器，其特征在于所述柵介質層為由 氧化硅、氮化硅或者它們的組合構成，所述第IA區(qū)域的電荷陷阱區(qū)為通 過離子注入形成，第IB區(qū)域的柵介質層形成非電荷陷阱區(qū)。
11. 根據(jù)權利要求10所述的半導體存儲器，其特征在于所述離子為硅離子、 鍺離子、氮離子或者鉿離子，所述離子注入的劑量為1.0E+11至1.0E+13 cm-2,所述離子注入的能量根據(jù)所注入的離子的種類、柵極厚度確定， 所述離子注入的角度為0°至60°。
12. 根據(jù)權利要求7所述的半導體存儲器，其特征在于所述半導體存儲器包括n型溝道半導體存儲器和p型溝道半導體存儲器，所述n型溝道半 導體存儲器的源/漏延伸區(qū)離子注入的離子為砷離子或者銻離子，所述p 型溝道半導體存儲器的源/漏延伸區(qū)離子注入的離子為銦離子。
13. —種半導體器件的形成方法，其特征在于，包括 提供半導體襯底，所述半導體襯底包括第I區(qū)域和第II區(qū)域，所述第I區(qū)域為核心電路區(qū)域，所述第I區(qū)域包括第i區(qū)域和第ii區(qū)域，所述第II區(qū)域為輸入輸出電路區(qū)域，所述第II區(qū)域包括第iii區(qū)域和第iv區(qū)域；在半導體襯底的第I區(qū)域和第II區(qū)域依次形成柵介質層和柵極，所述第i區(qū)域和/或第iii區(qū)域的柵介質層為電荷陷阱區(qū)，第ii區(qū)域和/或第iv區(qū)域的柵介質層為非電荷陷阱區(qū)；在半導體襯底的第i區(qū)域和第II區(qū)域分別形成源/漏延伸區(qū)； 在半導體襯底的第i區(qū)域和第II區(qū)域分別形成源/漏極，在柵極加電壓，在半導體襯底中形成的導電溝道把相應的源/漏極相電連接。
14. 根據(jù)權利要求13所述的半導體器件的形成方法，其特征在于柵介質層 形成進一步包括在半導體襯底上形成Hf02、 A1203、 La203、 HfSiON或 者HfA102的高k介質作為柵介質層，柵介質層自身含有電荷陷阱；在第 ii區(qū)域和/或第iv區(qū)域的柵介質層中進行第一離子注入和/或第二離子注 入消除電荷陷阱，形成非電荷陷阱區(qū)，第i區(qū)域和/或第iii區(qū)域的柵介質 層形成電荷陷阱區(qū)。
15. 根據(jù)權利要求14所述的半導體器件的形成方法，其特征在于所述第一 離子注入和/或第二離子注入的離子為氟離子或者氮離子，所述第一離子 注入和/或第二離子注入的能量根據(jù)離子的種類和柵極的厚度確定，所述 第一離子注入和/或第二離子注入的劑量為1.0E+11至1.0E+15cm-2。
16. 根據(jù)權利要求13所述的半導體器件的形成方法，其特征在于柵介質層 形成進一步包括在半導體襯底上形成氧化硅、氮化硅或者它們的組合構成柵介質層；在第i區(qū)域和/或第iii區(qū)域的柵介質層中進行第一離子注 入和/或第二離子注入產(chǎn)生電荷陷辨，形成電荷陷阱區(qū)，第ii區(qū)域和/或第 iv區(qū)域形成非電荷陷阱區(qū)。
17. 根據(jù)權利要求16所述的半導體器件的形成方法，其特征在于所述第一 離子注入和/或第二離子注入的離子為硅離子、鍺離子、氮離子或者鉿離 子，所述第一離子注入和/或第二離子注入的劑量為1.0E+11至1.0E+13 cm-2,所述第一離子注入和/或第二離子注入的能量根據(jù)所注入的離子的 種類、柵極厚度確定，所述第一離子注入和/或第二離子注入的角度為0。 至600。
18. 根據(jù)權利要求13所述的半導體器件的形成方法，其特征在于所述半導 體存儲器包括n型溝道半導體存儲器和p型溝道半導體存儲器，所述n 型溝道半導體存儲器的源/漏延伸區(qū)離子注入的離子為砷離子或者銻離 子，所述p型溝道半導體存儲器的源/漏延伸區(qū)離子注入的離子為銦離子。
19. 一種半導體器件，包括半導體襯底，所述半導體襯底包括第I區(qū)域和第II區(qū)域，所述第I區(qū)域為 核心電路區(qū)域，所述第I區(qū)域包括第i區(qū)域和第ii區(qū)域，所述第II區(qū)域為 輸入輸出電路區(qū)域，所述第II區(qū)域包括第iii區(qū)域和第iv區(qū)域； 半導體襯底上依次形成有柵介質層和柵極； 半導體襯底的第I區(qū)域和第II區(qū)域分別形成有源/漏延伸區(qū)； 半導體襯底的第I區(qū)域和第II區(qū)域分別形成有源/漏極，在柵極上加電壓，在半導體襯底中形成的導電溝道把相應的源/漏極相電連接；其特征在于，所述第i區(qū)域和/或第iii區(qū)域的柵介質層為電荷陷阱區(qū)，所述第ii區(qū)域和/或第iv區(qū)域的柵介質層為非電荷陷阱區(qū)。
20. 根據(jù)權利要求19所述的半導體器件，其特征在于所述柵介質層為Hf02、 A1203、 La203、 HfSiON或者HfA102的高k介質，柵介質層自身含有電 荷陷阱，第ii區(qū)域和/或第iv區(qū)域的非電荷陷阱區(qū)為通過第一離子注入和 /或第二離子注入消除電荷陷阱形成，第i區(qū)域和/或第iii區(qū)域的柵介質 層形成電荷陷阱區(qū)。
21. 根據(jù)權利要求20所述的半導體器件，其特征在于所述第一離子注入和 /或第二離子注入的離子為氟離子或者氮離子，所述第一離子注入和/或第二離子注入的能量根據(jù)離子的種類和柵極的厚度確定，所述第一離子注 入和/或第二離子注入的劑量為1.0E+11至1.0E+15cm-2。
22. 根據(jù)權利要求19所述的半導體器件，其特征在于所述柵介質層為由氧 化硅、氮化硅或者它們的組合構成，所述第i區(qū)域和/或第iii區(qū)域的電荷 陷阱區(qū)為通過第一離子注入和/或第二離子注入形成，第ii區(qū)域和/或第 iv區(qū)域形成非電荷陷阱區(qū)。
23. 根據(jù)權利要求22所述的半導體器件，其特征在于所述第一離子注入和 /或第二離子注入的離子為硅離子、鍺離子、氮離子或者鉿離子，所述第 一離子注入和/或第二離子注入的劑量為1.0E+11至1.0E+13 cm-2，所述 第 一離子注入和/或第二離子注入的能量根據(jù)所注入的離子的種類、柵極 厚度確定，所述第一離子注入和/或第二離子注入的角度為0°至60°。
24. 根據(jù)權利要求19所述的半導體器件，其特征在于所述半導體存儲器包 括n型溝道半導體存儲器和p型溝道半導體存儲器，所述n型溝道半導 體存儲器的源/漏延伸區(qū)離子注入的離子為砷離子或者銻離子，所述p型 溝道半導體存儲器的源/漏延伸區(qū)離子注入的離子為銦離子。
全文摘要
一種半導體存儲器的形成方法，包括提供半導體襯底，所述半導體襯底包括第IA區(qū)域和第IB區(qū)域；在半導體襯底上依次形成柵介質層和柵極，所述第IA區(qū)域的柵介質層為電荷陷阱區(qū)，所述第IB區(qū)域的柵介質層為非電荷陷阱區(qū)；半導體襯底的第IA區(qū)域和第IB區(qū)域形成有源/漏延伸區(qū)；半導體襯底的第IA區(qū)域和第IB區(qū)域形成有源/漏極，相應地本發(fā)明還提供一種半導體存儲器。本發(fā)明還提供一種半導體器件及其形成方法，采用本發(fā)明形成的半導體存儲器能夠進行兩字節(jié)存儲，實現(xiàn)高密度存儲功能；同時，采用本發(fā)明的形成邏輯電路與存儲電路方法相互兼容。
文檔編號H01L21/8247GK101202250SQ200610147320
公開日2008年6月18日 申請日期2006年12月15日 優(yōu)先權日2006年12月15日
發(fā)明者季明華 申請人:中芯國際集成電路制造(上海)有限公司