專利名稱：半導體器件的形成方法及半導體器件的制作方法
技術領域：
本發明涉及半導體制造技術領域，特別涉及一種半導體器件的形成方法 及半導體器件。
背景技術：
隨著超大規模集成電路的迅速發展，芯片的集成度越來越高，器件的尺 寸越來越小，因器件的高密度、小尺寸引發的各種效應對半導體工藝制作結 果的影響也日益突出。
在金屬氧化物半導體場效應晶體管(MOSFET)中，當器件尺寸縮小至 65nm以下時，晶片表面的一些不平整，如因源/漏極表面的凹陷，都會對器件 的性能及工作速度產生明顯影響，而采用現有的制作工藝制作的MOSFET器 件，位于源/漏區的晶片表面常會存在凹陷。
圖1A至1E為說明現有的半導體器件制作方法的器件剖面圖，如圖1A 所示，在襯底101上生長一層柵氧化層102和一層多晶硅層103;然后，如圖 1B所示，光刻出柵極圖形后，對多晶硅層103和柵氧化層102進行刻蝕，形 成多晶硅柵極，但在本步刻蝕工藝中，易對曝露的硅表面造成一定的損傷， 表現為在柵極兩側的硅表面形成了凹陷110，尤其在刻蝕工藝控制不佳時，這 一凹陷問題會更為嚴重，通常本步形成的凹陷110的深度約在5至IOA左右， 且該凹陷的程度會隨著后續工藝的進行變得更加嚴重。
形成柵極后，如圖1C所示，沉積一層側壁介質層104,其通常可以為氧 化硅和/或氮化硅材料；再接著，如圖1D所示，對側壁介質層104進行刻蝕， 形成柵極側壁層，本步中，位于柵極側壁層兩側的襯底表面易的凹陷110會 被進一步放大，在凹陷IIO的基礎上再形成凹陷120，最終形成的凹陷總深度 可達50A左右。形成柵極側壁層后，以柵極及其側壁層為掩膜進行離子注入， 形成源/漏摻雜區，并在器件電接觸處形成金屬硅化物。如圖1E所示，由于柵 極及其側壁層兩側的凹陷110和120位于源/漏極所在的襯底之處，在該位置 處由離子注入形成的源/漏極107、 108，及其上的金屬硅化物130必然也隨襯 底表面凹陷，導致源/漏區與柵極下方的溝道不處于一個水平面上，這對器件 的性能不利。
尤其對于小尺寸器件，因其源/漏極之間的距離更小，其對于柵極兩側形 成源/漏極珪表面的凹陷更加敏感，上述在柵極兩側的襯底表面處出現的凹陷
110和120,使得器件的源/漏極低于了柵極下方的溝道，這會導致小尺寸器件 的多個性能參數，如柵極與源/漏極間的寄生電容、器件的源/漏區電阻、器件 的驅動電流、器件的工作速度等，發生明顯變化，并最終導致器件整體性能 的下降。
為了填補在制作過程中出現在晶片表面的凹陷，申請號為97199089.1的中 國專利申請公開了 一種填補晶片表面凹陷的方法，但是該方法是利用正硅酸 四乙酯(TEOS)生長氧化硅進行晶片表面的平整處理的，且其所適用的是表 面具有氧化硅的晶片表面，該方法顯然不能用于彌補上述源/漏極位置處襯底 表面的凹陷。

發明內容
本發明提供一種半導體器件的形成方法，由該方法形成的半導體器件的 源/漏區的凹陷的情況可以得到有效緩解，改善了本發明的半導體器件的性能。 本發明提供的一種半導體器件的形成方法，包括步驟 提供襯底；
在所述襯底上形成柵氧化層； 在所述柵氧化層上形成多晶硅層； 刻蝕所述多晶硅層和柵氧化層，形成柵極； 在所述襯底和柵極上沉積具有壓應力的應力層； 去除所述應力層。
其中，所述應力層具有的應力在-100MPa至-500MPa之間，且所述應 力層可以為氮化硅層或氮氧化硅層，其厚度大約在500至5000A之間。
其中，所述應力層由化學氣相沉積方法形成，由干法刻蝕方法或濕法腐 蝕方法或兩種方法的結合方法去除。
此外，該半導體器件的形成方法在去除所述應力層后還可以包括步驟
在所述襯底和柵極上沉積側壁介質層；
刻蝕所述側壁介質層，形成柵極側壁層。
本發明具有相同或相應技術特征的一種半導體器件，包括襯底和柵極， 其中，所述柵極兩側的襯底表面不低于所述柵極下方的襯底表面。且所述柵
極兩側的襯底表面高出柵極下方的襯底表面0至50A。
此外，該半導體器件還可以包括在所述柵極的側壁處形成的柵極側壁層， 在所述柵極和棚、極側壁層的兩側形成的源/漏極，以及在所述柵極、源/漏極上 形成的金屬硅化物
與現有技術相比，本發明具有以下優點
本發明提供的半導體器件的形成方法，在刻蝕多晶硅形成柵極后，增加 了一步生長、去除應力層的步驟，該應力層具有壓應力，其的生長可以令襯 底表面的晶格發生縱向變長的形變，即使將該應力層去除后，該襯底表面的 這一形變仍可得到保留，從而可以實現柵極兩側的村底表面升高，不再低于 柵極下方襯底的表面，改善了半導體器件易在源/漏區出現凹陷的情況。
利用本發明的器件形成方法制作的半導體器件，其柵極兩側源/漏極所在 的村底表面不再低于柵極下方的村底表面(溝道所在位置)，有效提高了器件 的性能。


圖1A至1E為說明現有的半導體器件制作方法的器件剖面圖； 圖2A至2G為說明本發明的具體實施例的器件剖面圖； 圖3為說明本發明的具體實施例的流程圖。
具體實施例方式
為使本發明的上述目的、特征和優點能夠更加明顯易懂，下面結合附圖 對本發明的具體實施方式
做詳細的說明。
本發明的處理方法可^^皮廣泛地應用到許多應用中，并且可利用許多適當 的材料制作，下面是通過較佳的實施例來加以說明，當然本發明并不局限于 該具體實施例，本領域內的普通技術人員所熟知的一般的替換無疑地涵蓋在 本發明的保護范圍內。
其次，本發明利用示意圖進行了詳細描述，在詳述本發明實施例時，為 了便于說明，表示器件結構的剖面圖會不依一般比例作局部放大，不應以此 作為對本發明的限定，此外，在實際的制作中，應包含長度、寬度及深度的 三維空間尺寸。
利用現有的器件制作方法形成的半導體器件，易在其柵極兩側的源/漏區 處形成凹陷，使得器件源/漏區與柵極下方的溝道不在一個水平面上，導致器
件的工作特性發生變化，影響了器件的多個性能參數。尤其對于小于65nm的 器件，這一凹陷對其性能的影響更為嚴重。
本發明提出了一種半導體器件的形成方法，該方法在刻蝕形成柵極后， 生長了一層應力層，通常此時的應力層具有的是壓應力，該壓應力層可以使 與其相連的襯底的晶格結構發生變化一一晶格橫向變細、縱向變長，即使隨 后將該應力層去除，襯底晶格結構的上述變化也仍會保留下來，結果表現為 柵極兩側的村底表面相對于柵極下方的襯底表面有所提升。
圖2A至2G為說明本發明的具體實施例的器件剖面圖，圖3為說明本發 明的具體實施例的流程圖，下面結合圖2A至2G和圖3對本發明的半導體器 件形成方法的具體實施例進行詳細介紹。
圖2A為沉積柵極材料后的器件剖面圖，如圖2A所示，首先，提供襯底 (S301),然后，在村底101上生長一層柵氧化層102和一層多晶硅層103 (S302 ),該柵氧化層102通常是利用熱氧化法形成，多晶硅層103通常是利 用化學氣相沉積的方法形成。
圖2B為刻蝕形成柵極后的器件剖面圖，沉積多晶硅層后，利用光刻技術 在多晶硅層上定義出柵極圖形，然后，再利用干法刻蝕方法對多晶硅層103 和柵氧化層102進行刻蝕，形成多晶硅柵極(S303 )。為了避免干法刻蝕對襯 底表面的損傷過大，有時會先利用干法刻蝕方法刻蝕未被光刻膠保護的多晶 硅層，再利用濕法腐蝕去除未被保護的柵氧化硅層，但即使利用這種干法刻 蝕與濕法腐蝕結合的方法，也不可避免地會損傷部分未被保護的襯底101，另 外，在隨后進行的光刻膠去除工藝中(灰化、濕法腐蝕等)，曝露的村底也會 受到一定的損傷，結果如圖2B所示，刻蝕多晶硅后，在柵極兩側的襯底表面 形成了凹陷110,該凹陷110的深度通常會達到5至IOA左右，如果本步刻蝕 (包括干法刻蝕和濕法腐蝕)工藝中對工藝條件的控制精確度不夠高，這一 凹陷問題會更為嚴重。另外，這一襯底表面凹陷的程度會隨著后續工藝的進 行變得更加嚴重。
為此，本發明的半導體器件形成方法，在刻蝕形成柵極后，增加了一步 生長應力層的步驟。圖2C為形成應力層后的器件剖面圖，如圖2C所示，在 刻蝕形成柵極后，在襯底上沉積了一層應力層201 (S304),該應力層具有壓 應力，可以是氮化硅、氮氧化硅、氧化硅、氮化鈦等各種材料，通常可以利
用化學氣相沉積的方法形成。本實施例中要求該應力層的應力大小在-ioo至
-400 MPa之間，如為-200MPa。由于應力的大小是隨著應力層厚度的增加 而增大的，為達到這一應力要求，該應力層的厚度不能過薄， 一般可以設置 在500至5000A之間，如為3000A。通過調整化學氣相沉積的工藝條件，如 反應氣體流量、反應腔室的壓力、溫度等，來調節所生成的應力層具有的應 力種類及應力大小是本領域的普通技術人員所熟知的，在此不再贅述。該應 力層對位于柵極兩側的襯底的應力作用較大，會導致曝露的襯底的晶格結構 發生明顯變化。
接著，再將該應力層去除(S305 )，圖2D為去除應力層后的器件剖面圖， 如圖2D所示，當該應力層去除后，由于襯底的晶格結構已因該應力層的生長 而發生了變化，即使該應力層被去除，其對襯底產生的應力效果仍會有所保 留，表現為柵極兩側的襯底表面210會相對于柵極有所提升。本實施例中， 選用的應力層為壓應力的氮化硅層，其生長厚度為2000A,釆用的應力層去 除方法為干法刻蝕和濕法腐蝕相結合的方法，先利用干法刻蝕去除大部分氮 化硅層，然后，再利用熱磷酸去除剩余的氮化硅層。在本發明的其他實施例 中，也可以只利用干法刻蝕或只利用濕法腐蝕來去除該應力層。
去除應力層后，對柵極兩側及柵極下方的襯底高度進行了測試，結果證 明，由于增加了生長及去除應力層的工藝步驟，柵極兩側的襯底得到了提升， 使柵極兩側的襯底表面不會低于柵極下方的村底表面，通常還會比柵極下方 的4十底表面高出50A左右。
在去除應力層后，制作柵極側壁層之前，還可以先以柵極為掩膜，對柵 極兩側的襯底進行離子注入處理，形成淺摻雜區(圖中未示出)。由于柵極兩 側襯底的提升，該淺摻雜區不會低于柵極下方的溝道所在的位置。
圖2E為形成側壁介質層后的器件剖面圖，如圖2E所示，在襯底上生長 側壁介質層104(S306),該介質層可以是氧化硅與氮化硅或氮氧化硅的組合， 如可由一層氧化硅和一層氮化硅組成，該側壁介質層104通常是利用化學氣 相沉積的方法形成，其厚度可以根據具體器件結構的要求確定。
圖2F為形成柵極側壁層后的器件剖面圖，如圖2F所示，對側壁介質層 104進行千法刻蝕，利用千法刻蝕的各向異性，保留柵極側壁處的介質層，去 除其余部位的介質層，形成了柵極側壁層(S307)。在本步工藝中，柵極兩側曝露的襯底表面會受到損傷，與已被保護的襯底表面——柵極下方的襯底表
面相比，其會出現下降。但是，本實施例中，在S304步驟后，柵極兩側的襯 底表面已高于了柵極下方的襯底表面50 A左右，因此，雖然本步形成柵極側 壁層會導致柵極及柵極側壁層兩側的襯底有一定的下降，但是最終形成的器 件結構在柵極兩側的襯底表面仍能不低于柵極下方的襯底表面。如果刻蝕工 藝條件經過了優化，對襯底的損傷可以控制的較小，還可以實現柵極兩側的 襯底表面高于柵極下方的襯底表面，這對于器件性能的提高更有利。
圖2G為形成金屬硅化物后的器件剖面圖，形成柵極側壁層后，在柵極兩 側形成源/漏摻雜區，在電接觸處形成金屬硅化物(S308)。如圖2G所示，采 用本發明的半導體器件形成方法制作的半導體器件，其^^極及柵極側壁層兩 側的襯底表面不低于柵極下方的襯底表面，因此，后面以柵極及其側壁層為 掩膜進行離子注入形成的源/漏極107、 108,以及源/漏區上形成的金屬硅化物 130也不會再出現凹陷，可以與柵極下方的溝道處于一個水平面上，避免了源 /漏極襯底表面凹陷所帶來的器件性能下降的問題。
本發明的上述實施例是在刻蝕多晶硅柵極后進行了生長應力層的步驟， 實現了柵極兩側襯底表面的提升，在本發明的其他實施例中，也可以在形成 柵極側壁層后生長應力層，來實現側壁層兩側襯底表面的提升，但是，由于 此時的應力層的材料的選擇要不同于柵極側壁層，以防止去除時會損壞側壁 層，這樣會導致應力層材料的選取受到一定的限制，同時，由于形成柵極側 壁層后，曝露的襯底表面較小，柵極結構變大(柵極和柵極側壁層)，即使生 長了具有相同應力大小的應力層，其對柵極結構兩側的襯底表面的提升效果 也會較差。
現凹陷的問題，在本發明的其他實施例中，還可以利用本發明的方法對襯底 表面進行一定的平整化，當需要令晶格結構相對較好的區域升高時，就在村 底表面生長一層具有壓應力的應力層，然后再去除；當需要令晶格結構相對 較好的區域降低時，就在襯底表面生長一層具有張應力的應力層，然后再去 除，即可實現對襯底表面的一定程度的平整化。利用該種方法實現的襯底平 整化方法也應理解為落入本發明的保護范圍中。
釆用本發明的半導體器件形成方法制作的半導體器件，包括襯底和柵極，
通常可以實3見
高出柵極下方的襯底表面0至50A,可以改善器件的多個性能參數，如器件 的閾值電壓、飽和漏電流、工作速率等。
另外，本發明的半導體器件還可以包括在柵極側壁處形成的用于保護柵 極的柵極側壁層，在柵極和柵極側壁層的兩側利用離子注入方法形成的源/漏 區，和在器件電接觸處，如源/漏區、柵極等處形成的金屬硅化物。
本發明雖然以較佳實施例公開如上，但其并不是用來限定本發明，任何 本領域技術人員在不脫離本發明的精神和范圍內，都可以做出可能的變動和 修改，因此本發明的保護范圍應當以本發明權利要求所界定的范圍為準。
權利要求
1、一種半導體器件的形成方法，包括步驟提供襯底；在所述襯底上形成柵氧化層；在所述柵氧化層上形成多晶硅層；刻蝕所述多晶硅層和柵氧化層，形成柵極；在所述襯底和柵極上沉積具有壓應力的應力層；去除所述應力層。
2、 如權利要求1所述的形成方法，其特征在于所述應力層具有的應力 在-100MPa至-500MPa之間。
3、 如權利要求1所述的形成方法，其特征在于所述應力層為氮化硅層 或氮氧化硅層。
4、 如權利要求1所述的形成方法，其特征在于所述應力層的厚度在500 至5000A之間。
5、 如權利要求1所述的形成方法，其特征在于所述應力層由化學氣相 沉積方法形成。
6、 如權利要求1所述的形成方法，其特征在于所述應力層由干法刻蝕 方法或濕法腐蝕方法或兩種方法的結合方法去除。
7、 如權利要求1所述的形成方法，其特征在于，在去除所述應力層后還 包括步驟在所述襯底和柵極上沉積側壁介質層； 刻蝕所述側壁介質層，形成柵極側壁層。
8、 一種半導體器件，包括襯底和柵極，其特征在于所述柵極兩側的襯 底表面不低于所述柵極下方的襯底表面。
9、 如權利要求8所述的半導體器件，其特征在于所述柵極兩側的襯底 表面高出柵極下方的襯底表面0至50A。
10、 如權利要求8所述的半導體器件，其特征在于所述半導體器件還 包括在所述柵極的側壁處形成的柵極側壁層，在所述柵極和柵極側壁層的兩 側形成的源/漏極，以及在所述柵極、源/漏極上形成的金屬硅化物。
全文摘要
本發明公開了一種半導體器件的形成方法，包括步驟提供襯底；在所述襯底上形成柵氧化層；在所述柵氧化層上形成多晶硅層；刻蝕所述多晶硅層和柵氧化層，形成柵極；在所述襯底和柵極上沉積具有壓應力的應力層；去除所述應力層。利用本發明的形成方法制作的半導體器件，其柵極兩側的襯底表面不低于柵極下方的襯底表面，緩解了源/漏區出現凹陷的情況，改善了器件性能因此而下降的問題。
文檔編號H01L21/02GK101202232SQ20061014732
公開日2008年6月18日 申請日期2006年12月15日 優先權日2006年12月15日
發明者張海洋, 陳海華, 馬擎天 申請人:中芯國際集成電路制造(上海)有限公司