專利名稱：間隙壁刻蝕中消除微溝槽的方法
技術領域：
本發明涉及集成電路及制造半導體器件的工藝。更為具體地，本發明提 供了一種減少了空洞的形成的半導體器件的形成方法及其結構。僅僅通過舉
例，本發明已被應用于形成淺溝槽隔離(STI)區域。但應當認識到，本發明 具有更廣泛的應用范圍。
背景技術：
集成電路，即"ICs"已從一個硅單芯片上少數器件互聯演變成數以百萬 計器件互聯。目前的集成電路的性能和復雜性遠遠超過原先的想象。為了達 到增加復雜性和電路密度(即有多少器件能夠被打包在給定的芯片面積上) 的目的，最小器件特征尺寸的大小，也稱為器件"幾何"，在一代代集成電路 中變得更小。目前制造的半導體器件的特征尺寸少于四分之一微米。
增加電路密度不僅提高了集成電路的復雜性和性能，也給用戶提供了較 低的成本。集成電路制造工廠的成本可以高達數億甚至數十億美元。每個制 造工廠有一定的晶圓產量，而每個晶圓上有一定數量的集成電路。因此，通 過使單個器件的電路更小，每個晶圓上能制造出更多的器件，從而增加了制 造工廠的集成電路產量。制造更小的器件是非常具有挑戰性的，因為集成電
路制造的每個工藝有一個極限。這就是說，某一特定工藝通常最低只適應某 一個特征尺寸，在這之后無論是工藝或器件布圖都必須改變。此外，由于器 件要求更快的設計，工藝中存在的限制與傳統的工藝和材料共存。
一個工藝限制的例子是在ONO間隙壁刻蝕工藝中難以控制刻蝕選擇性。 例如，在形成ONO間隙壁過程中，微溝槽可因過刻蝕淺溝槽區域而產生。微 溝槽可導致形成空洞和通道，從而引起水氣或化學物質在其后的工藝步驟中積聚，導致電學可靠性的降低以及在所完成的電路中短路數量的增加。
綜上，需要一種加工半導體器件的改進的技術。

發明內容
本發明涉及集成電路及制造半導體器件的工藝。更為具體地，本發明提 供了一種減少了空洞的形成的半導體器件的形成方法及其結構。僅僅通過舉
例，本發明已被應用于形成淺溝槽隔離(STI)區域。但應當認識到，本發明 具有更廣泛的應用范圍。
在本發明一個具體的實施例中，提供了一種形成半導體結構的方法。所 述方法包括提供具有基底區域的半導體基底。所述方法還包括形成覆蓋基底 區域的墊氧化物層。所述方法又包括形成覆蓋墊氧化物層的停止層。而且， 所述方法包括圖案化停止層和墊氧化物層以暴露基底區域的一部分。另外， 所述方法包括在所暴露的基底區域部分上形成溝槽，所述溝槽具有側壁、底 部以及高度。所述方法也包括在溝槽內采用HDP-CVD工藝沉積氧化物層至 第一高度。所述方法還包括在溝槽內沉積氮化硅層。所述氮化硅層覆蓋氧化 物層并至少填滿溝槽。所述方法還包括執行平坦化工藝去除部分氮化硅層和 氧化物層。此外，所述方法包括去除墊氧化物層和停止層。
在本發明的另一個實施例中，提供了一種形成半導體結構的方法。所述 方法包括提供具有基底區域的半導體基底。所述方法還包括形成覆蓋基底區 域的墊氧化物層。所述方法又包括形成覆蓋墊氧化物層的停止層。而且，所 述方法包括圖案化停止層和基底氧化物層以暴露基底區域的一部分。另外， 所述方法包括在所暴露的基底區域部分上形成溝槽，所述溝槽具有側壁、底 部以及高度。所述方法也包括在溝槽內采用HDP-CVD工藝沉積氮化硅與氧 化物的交替層至至少填滿該溝槽，所述氧化物層采用HDP-CVD工藝沉積。 所述方法還包括執行平坦化步驟去除部分氮化硅層和氧化物層。此外，所述方法包括去除墊氧化物層和停止層。
在本發明的又一個實施例中，提供了一種半導體結構。所述結構包括一 個具有表面區域和延伸至表面區域的溝槽的半導體基底。所述溝槽具有側壁、 底部以及深度。所述半導體結構還包括淺溝槽隔離結構，所述淺溝槽至少被 填滿并延伸超出溝槽。所述淺溝槽隔離區域由氮化硅與HDP氧化物的交替層 形成。
通過本發明可以獲得很多勝過傳統技術的益處。例如，本技術提供了一 種依賴于現有技術的易于使用的工藝。在一些實施例中，提供了一個有效的 填充工藝，其在沉積的填充層內減少了空洞。例如，微溝槽的大大減少引起 空洞數量的減少，這可以通過提供較好電學隔離提高所形成的器件的可靠性 和半導體電路性能。而且，能產生更低的漏電流和更緊密的電路分布。此外，
所述方法提供了 一個與現有工藝技術相兼容的工藝，無需對現有設備和工藝 進行本質的修改。依賴于實施例，可以獲得一個或多個益處。本說明書和下 文將更詳細地介紹這些以及其他益處。參考詳細的說明書和隨后的附圖可以 更完整地理解本發明的各個附加的目的、特征和優點。


圖1為現有沉積工藝產生空洞的簡化示意圖2為在現有STI工藝中形成的空洞的SEM結果；
圖3為現有STI工藝中不同層的示意圖4-6為現有STI工藝中由微溝槽產生的空洞的SEM結果，為圖24所示 的A-A平面；
圖7為現有STI工藝中由微溝槽產生的空洞和通道的SEM結果，為圖24 所示的B-B平面；圖8-15為根據本發明的一個實施例的STI工藝過程中的半導體基底的截 面簡化示意圖16為根據本發明的一個實施例的STI工藝的簡化示例工藝流程；
圖17-19為根據本發明的 一個實施例的STI工藝過程中的半導體基底的截 面的簡化示意圖20為根據本發明的一個實施例的STI工藝的簡化示例工藝流程；
圖21為根據本發明的一個實施例的具有交替Si02/SiN層的半導體基底的 SEM結果；
圖22-23為根據本發明的一個實施例的采用STI工藝的半導體基底的 SEM結果，其沒有顯示任何微溝槽；及
圖24為簡化的根據本發明的 一個實施例的半導體結構的至下而上的簡化 示例透視圖。
具體實施例方式
本發明涉及集成電路及制造半導體器件的工藝。更為具體地，本發明提 供了一種減少了空洞的形成的半導體器件的形成方法及其結構。僅僅通過舉 例，本發明已被應用于形成淺溝槽隔離(STI)區域。但應當認識到，本發明 具有更廣泛的應用范圍。
圖1為現有沉積工藝產生空洞的簡化示意圖。圖2為在現有STI工藝中 形成的空洞的SEM結果。沉積工藝用于填充基底上的高深寬比溝槽。例如， 高深寬比的溝槽是溝槽深度與溝槽寬度之比大于5:1的溝槽。在進行沉積工藝 時候，具有12微米的溝槽開口和5000 A深度的典型尺寸的溝槽會產生大量 問題。可能發生一個主要問題是懸掛在溝槽頂角的沉積的材料可引起沉積材 料內產生空洞。例如，發明人發現，出現這種情況是由于大量沉積的材料積聚在溝槽頂角而不是均勻地分布在溝槽內。當材料積聚在溝槽頂角，其侵占 溝槽的開口，并導致越來越多的材料沉積在溝槽頂角。更具體地說，溝槽開
口可能具有一個凹角，開口的上部寬度比溝槽的底部寬度要小。這導致空洞4 在溝槽的中央部分產生，其導致沉積薄膜的電阻增大、圖l和圖2所示結構 所形成的集成電路的可靠性問題、并最終器件失效，導致制造集成電路的工 藝的成品率降低。
圖3為現有STI工藝中不同層的示意圖。例如，提供半導體基底20、墊 氧化物層24以及氮化物層26。所述氮化物層26可用于隨后溝槽刻蝕或平坦 化工藝的停止層；所述墊氧化物層24可作為硅基底20和沉積在氧化物層24 之上的氮化硅層26的中間層。采用光刻和刻蝕工藝形成溝槽22,其在硅基底 20內延伸一定深度。溝槽刻蝕工藝之后，可在溝槽的側壁和底部生長襯墊氧 化物層。為了采用HDP氧化物填充溝槽22,然后利用HDP-CVD工藝形成隔 離區域。HDP氧化物28可能另外還沉積在緊鄰溝槽22的臺面(mesa)區域。
在隨后的工藝中，利用氮化物層26作為停止層，采用平坦化工藝將臺面 (mesa)區域上過量的HDP氧化物28移除。然后使用刻蝕或氧化物剝離工 藝將氮化物層26和墊氧化物層24去除。剩下的STI區域被隨后的工藝進一 步平坦化，以使剩余的STI區域的頂部表面與硅基底20大體平齊。與現有工 藝相一致，可在STI區域緊鄰的硅區域上形成柵氧化層和多晶硅區域。然后， 在柵氧化層和珪區域上沉積ONO層，并且被圖案化形成ONO間隙壁。然而， 在間隙壁刻蝕工藝中，微溝槽可在STI區域產生。在間隙壁刻蝕工藝中使用 的刻蝕劑可與STI區域的HDP氧化物層反應，導致空洞產生和可靠性問題。
圖4-6為現有STI工藝中由微溝槽產生的空洞的SEM結果，為圖24所示 的A-A平面。例如，在圖4中，可在半導體基底中看到若干空洞40。圖5和 圖6為現有STI工藝中形成空洞的SEM結果。STI工藝經常用于形成于共同 半導體基底上的相鄰晶體管的電隔離的基底工藝中。圖5是形成于半導體基底上各層的中心視圖而圖6是邊緣視圖。單個溝槽的刻蝕步驟通常用于形成
這些溝槽。由于溝槽的形成工藝，導致溝槽具有現有的"陡峭(steep)"的輪 廓。例如，溝槽的側壁可能具有輕微的連續的錐度，導致溝槽的底部比溝槽 的開口略窄。在進行填充或沉積工藝之后，由于填充層的過分沉積，產生空 洞40。圖5-6更細節地展示了半導體基底內的空洞40。在空洞下也能看到微 溝槽42。由于難以填充微溝槽42內的微小空間，空洞40會在后續的工藝中 產生，例如在預金屬介質(PMD)沉積工藝中。例如，；微溝槽可以有20nm 的開口。由于空洞，可導致短5各和漏電流增加，降^f氐采用現有工藝形成的電 路的穩定性。
圖7為現有STI工藝中由微溝槽產生的空洞和通道的SEM結果，為為圖 24所示的B-B平面。在半導體基底的俯視圖中，B-B平面與圖4-6中的A-A 平面垂直。在基底的B-B平面上同樣可以看到空洞50。在最差的情況下，通 道52也可以在硅區域產生，在后續工藝步驟中，導致水氣和化學物質積聚， 例如后接觸刻蝕濕法清洗工藝。
圖8-15為根據本發明的一個實施例的STI工藝過程中的半導體基底的截 面簡化示意圖。例如，圖8-15可與圖16聯合起來看，圖16為根據本發明的 一個實施例的STI工藝的簡化示例工藝流程。這些圖僅是實施例，不應不適當地限 制權力要求的范圍。本領域的普通技術人員將認識到許多變化、修改和替換。工藝力t禾呈 100包括提供半導體基底的步驟102、在基底上形成墊氧化物和氮化硅層的步 驟104、執行光刻和溝槽刻蝕步驟以在基底內形成溝槽的步驟106、在溝槽內 形成溝槽襯墊的步驟108、在溝槽內沉積HDP氧化物至部分高度的步驟110、 采用氮化硅薄膜填充溝槽剩余部分的步驟112、執行平坦化工藝以去除所沉積 的層的部分的步驟114、采用刻蝕工藝去除氮化硅和/或墊氧化物層的步驟 116、形成柵氧化層和多晶硅柵極的步驟118、形成源極區和漏極區的步驟120、 沉積ONO層的步驟122、以及圖案化ONO層以形成ONO間隙壁的步驟124。雖然上述步驟給出步驟102-124,但可以有很多替換、修改和變化。例如，某
些步驟可能被擴展和/或合并。其他步驟可插入那些如上所述的步驟中。
在步驟102中，提供了一個半導體基底60。例如，半導體基底60可包括 適于制造晶體管的高純硅。在步驟104中，根據現有技術，可以在基底上形 成墊氧化物層62和氮化硅層64。所述墊氧化物層62可以被選擇性地省略。 其他適于作為刻蝕停止層的材料可以替代氮化硅層。在一個具體的實施例中， 所述襯墊氧化層62的厚度可以是100A至IOOOA，氮化物層的厚度可以是 500A至3000A。這些步驟的結果如圖8所示。
在步驟106中，可以采用光刻和溝槽刻蝕工藝在基底內形成溝槽。光刻 膠層(未圖示)可以被形成且被圖案化以暴露需要去除的墊氧化物層62和氮 化硅層64的一部分。在去除部分墊氧化物層62和氮化硅層64的一部分之后， 溝槽66可被刻蝕至硅基底60內。例如，溝槽的深度可能延伸至半導體基底 內3000-10,000A。步驟106的結果如圖9所示。
在步驟108中，在溝槽66內形成溝槽襯墊68。所述溝槽襯墊68可以沿 著溝槽66的側壁和底部排列。例如，溝槽襯墊68可以是用熱氧化工藝生長 的氧化硅或氮氧化硅層。在緊鄰溝槽66的臺面(mesa)區域上的氮化硅層64 防止了溝槽66以外區域產生氧化。步驟108的結果如圖10所示。
在步驟106中，在溝槽66內沉積HDP氧化物層70至部分高度。例如， HDP氧化物層70的高度可以是溝槽總高度的65-80%,并也可延伸超過緊鄰 溝槽66的臺面(mesa)區域上的氮化硅層64。氧化物層的厚度可以是IOOOA 至5000A之間，這決定于溝槽的深度。在步驟108中，溝槽66的剩余部分被 氮化硅層填充。例如，氮化硅層72的厚度可以等于或大于1200A。通過使用 氮化硅層72作為STI結構82的頂層，STI結構82的刻蝕選擇性被提高，以 防止后續工藝步驟中產生微溝槽。這些步驟的結果如圖ll所示。在步驟110中，執行平坦化工藝去除沉積層的一部分。例如，氮化硅層
64可以作為一個停止層，以確定平坦化步驟110的終點。氮化珪層72以及氮 化硅層64之上的HDP氧化物層70的部分被平坦化工藝去除，平坦化工藝可 以采用化學機械拋光(CMP)工藝。這個步驟的結果如圖12所示。在步驟112 中，所述氮化硅層64和墊氧化物層62被刻蝕或氧化物/氮化物剝離工藝去除。 這使得溝槽66的底部填充了氧化物層70以及在氧化物層70上填充氮化硅層 72。溝槽66內的氧化物層70和氮化硅層72形成了用于電隔離相鄰晶體管的 STI結構82。圖13展示了這些步驟的結果。另外，該STI結構可以用刻蝕去 除工藝進一步平坦化。
在步驟118中，柵氧化層76以及多晶硅柵極74形成于緊鄰溝槽66的臺 面(mesa)區域上。在步驟120中，源極和漏極區80形成于緊鄰多晶硅柵極 74的半導體基底60內。源極和漏極區80可以采用現有的離子注入和隨后的 擴散工藝來形成。然而，源極與漏極注入在整個工藝流程中也可以進行多次。 在注入工藝之后，在步驟122中ONO層78被沉積。所述ONO層78覆蓋多 晶硅柵極74、源極和漏極區80以及STI結構82。這些步驟的結果如圖14所 示。
在步驟124中，ONO層78被圖案化以形成ONO間隙壁78。 ONO間隙 壁78可以增強器件有源區的電隔離。在現有的間隙壁刻蝕步驟中，由于刻蝕 劑材料與STI區域的HDP氧化物層的反應，可能形成微溝槽。然而，由于本 發明的氮化硅層72位于STI結構82的頂部表面，可以避免微溝槽。例如， 可以選擇氮化硅層72與HDP氧化物層的比例使整個STI結構82的頂部表面 由氮化硅形成以提高刻蝕選擇性。微溝槽的消除使得后續工藝步驟中沒有空 洞形成。由于半導體結構中沒有空洞，在后接觸刻蝕清洗中的水氣和化學物 質積聚問題以及與空洞相關的電學問題可被極大地減少。這些步驟的結果如 圖15所示。當然，這些步驟也存在其他的變化、修改和替換。在本發明的一個可替換的實施例中，如圖24所示，源極與漏極區80 (參 考圖15)可以形成在與STI區域不同的平面上。圖24為簡化的根據本發明的 一個實施例的半導體結構的至下而上的簡化示例透視圖。圖24中，多晶硅區 域90與STI區域92在同 一個A-A平面中。然而，ONO間隙壁98、 99和源 極/漏極區96在與STI區域92不同的B-B平面。
圖17-19為根據本發明的 一個實施例的STI工藝過程中的半導體基底的截 面的簡化示意圖。例如，圖17-19可以與圖20結合起來看。圖21為根據本發 明的一個實施例的具有交替Si02/SiN層的半導體基底的SEM結果。這些圖僅 是實施例，不應不適當地限制權力要求的范圍。本領城的普通技術人員將認識到許多變化、 修改和替換。工藝流程200包括提供半導體基底的步驟202、在基底上形成墊 氧化物和氮化硅層的步驟204、執行光刻和溝槽刻蝕步驟以在基底上形成溝槽 的步驟206、在溝槽內形成溝槽襯墊的步驟208、交替沉積HDP氧化物和氮 化硅層且以氮化硅層作為頂層的步驟210、沉積一層附加的HDP氧化物層作 為厚度增加的頂層的步驟212、執行平坦化工藝來去除所沉積的層的部分的步 驟214、采用刻蝕工藝去除氮化硅和/或墊氧化物層的步驟216、形成柵氧化層 和多晶硅柵極的步驟218、形成源極區和漏極區的步驟220、沉積ONO層的 步驟222、以及圖案化ONO層以形成ONO間隙壁的步驟224。雖然上述步驟 使用步驟202-224表述，但可以有很多替換、修改和變化。例如，某些步驟可 能擴大和/或合并。其他步驟可插入那些如上所述的步驟中。
步驟202-208與圖16中的相應的步驟相似，其結果是在半導體基底160 中形成溝槽166。墊氧化物層162和氮化硅層164覆于緊鄰溝槽166的臺面 (mesa)區域上。另外，于溝槽166的側壁和底部可形成溝槽襯墊168。圖 17展示了這些結構。在步驟210中，可以進行交替沉積氮化硅172和HDP氧 化物170以填充溝槽166，且以氮化硅172作為頂層。另外，氮化硅層172可 作為底層覆蓋于襯墊168和硅基底160上以下面的基底在后續沉積HDP氧化物層的工藝中被氧化。例如，氮化硅基層的厚度可以為50-1000A,且后續的 HDP氧化物層的厚度可以為200-3000A，且其他氮化硅層的厚度可以為 50-2000A。例如，氮化硅層172與HDP氧化物層170的交替層被沉積以完全 填滿溝槽166。緊鄰溝槽166的臺面(mesa)區域可能也被氮化硅層172與 HDP氧化物層170的交替層所覆蓋。由于ONO刻蝕工藝，微溝槽可能在最 頂層的薄的HDP氧化物層中形成，氮化硅層被用作頂層以提高ONO間隙壁 刻蝕過程中的刻蝕選擇性。這些步驟的結果如圖18所示。當然，這些步驟也 存在其他的變化、修改和替換。
氮化硅層172與HDP氧化物層170交替填充溝槽166的另一附加好處是 交替層的沉積可以用于調節和控制STI區域的應力。氧化物層一般會具有-150 至-300MPa的壓應力，而氮化硅層一般具有200MPa-2000MPa的拉應力。通 過在沉積中控制各層的厚度和工藝條件，可以調節STI層具有總體上的拉應 力以在硅溝道(channel)中產生拉應力來改進器件性能。當然，如果需要， 也可以在沉積中控制工藝使STI工藝具有總體上的壓應力。當然，也可以存 在其他的變化、修改和替換。
在可選的步驟212中，附加的HDP氧化物層174可沉積于步驟210中氮 化硅層172與HDP氧化物層170的交替層之上。所述氧化物層174可以更厚， 介于500-1500埃，以減少后續工藝中產生的分層或過度磨損的問題。附加的 HDP層可被用作為后續CMP工藝的墊氧化物層。該墊氧化物層174在CMP 工藝之后可被完全去除，且在間隙壁刻蝕工藝中不再存在。例如，氧化物層 174可以延伸至墊氧化物層162的高度之下的溝槽內，以在后續的平坦化和刻 蝕工藝之后使墊氧化物層174的至少一部分保留。如果采用附加的HDP氧化 物層174,氮化硅層172與HDP氧化物層170的交替層的堆疊高度可以不同。 當然，也可以存在其他的變化、修改和替換。
步驟214-222與圖16中相應的步驟相似。然而，形成了包括氮化硅層和HDP氧化物層交替層的STI結構，而非如圖8-15所示的雙層STI結構。STI 結構中氮化硅層與HDP氧化物層交替層的使用，也用于減少間隙壁刻蝕工藝 步驟中產生的微溝槽和空洞。這減少了后接觸刻蝕清洗工藝中與水氣和化學 物質積聚相關的任何并發問題。另外，包含附加的墊氧化物層174可用于減 少CMP工藝中出現的分層和過度磨損的問題。當然，也可以存在其他的變化、 修改和替換。
圖21為根據本發明的一個實施例的具有交替Si02/SiN層的半導體基底的 SEM結果。可以看出，HDP氧化物層與氮化硅層的交替層填滿溝槽并延伸超 出緊鄰溝槽的臺面(mesa)區域。圖22-23為根據本發明的一個實施例的采用 STI工藝的半導體基底的SEM結果，其沒有顯示任何微溝槽。例如，STI區 域300被占據溝槽頂部的氮氧化物層302所覆蓋。溝槽頂部氮氧化物層302 的存在防止了 ONO間隙壁刻蝕步驟中微溝槽的產生。圖23也展示了與器件 有源區相鄰的由HDP氧化物310和氮化硅層312組成的雙材料STI區域。氮 化物層的厚度足以阻止后續工藝步驟中微溝槽和空洞的產生。當然，也可以 存在其他的變化、修改和替換。
應當理解，在此所述的實例和實施例只是為了說明的目的，并且本領域 技術人員根據其想到的各種修改或改變，應包括在本申請的精神和范圍以內 以及所附權利要求的范圍以內。
權利要求
1.一種形成半導體結構的方法，包括提供具有基底區域的半導體基底；形成覆蓋基底區域的墊氧化物層；形成覆蓋墊氧化物層的停止層；圖案化停止層和墊氧化物層以暴露基底區域的一部分；在基底區域的所暴露的部分內形成溝槽，所述溝槽具有側壁、底部和高度；采用HDP-CVD工藝在溝槽內沉積氧化物層至第一高度；在溝槽內沉積氮化硅層，所述氮化硅層覆蓋氧化物層并至少填滿溝槽；執行平坦化工藝，去除氮化硅層和氧化物層的一部分；以及去除墊氧化物層和停止層。
2. 根據權利要求1的形成半導體結構的方法，進一步包括在溝槽內形成溝槽 襯墊，所述溝槽襯墊沿著溝槽的側壁和底部排列。
3. 根據權利要求1的形成半導體結構的方法，所述第一高度小于等于溝槽高 度的80%。
4. 根據權利要求1的形成半導體結構的方法，所述氧化物層的厚度在 1000-5000A之間。
5. 根據權利要求1的形成半導體結構的方法，所述氮化硅層的厚度大于或等 于1200A。
6. 根據權利要求1的形成半導體結構的方法，所述氮化硅層增加覆蓋基底區 域的刻蝕選擇性。
7. 根據權利要求1的形成半導體結構的方法，所述平坦化工藝在停止層處停 止。
8. —種形成半導體結構的方法，包括 提供具有基底區域的半導體基底；形成覆蓋基底區域的墊氧化物層；形成覆蓋墊氧化物層的停止層；圖案化停止層和墊氧化物層以暴露基底區域的 一部分；在基底區域的所暴露的部分內形成溝槽，所述溝槽具有側壁、底部和高度；沉積氮化硅和氧化物交替層至至少填滿溝槽，所述氧化物層采用HDP-CVD工藝沉積；執行平坦化工藝，去除氮化硅層和氧化物層的一部分；以及 去除墊氧化物層和停止層。
9. 根據權利要求8的形成半導體結構的方法，進一步包括在溝槽內形成溝槽 襯墊，所述溝槽襯墊沿著溝槽的側壁和底部排列。
10. 根據權利要求8的形成半導體結構的方法，進一步包括形成覆蓋氮化硅和 氧化物交替層的附加氧化物層。
11. 根據權利要求10的形成半導體結構的方法，所述附加氧化物層的厚度在 500-1500A之間。
12. 根據權利要求8的形成半導體結構的方法，所述平坦化工藝在停止層處停 止。
13. 根據權利要求8的形成半導體結構的方法，所述氮化硅和氧化物交替層增 加覆蓋基底區域的各層的刻蝕選擇性。
14. 根據權利要求8的形成半導體結構的方法，所述氧化物層的厚度介于 50-1000A之間。
15. 根據權利要求8的形成半導體結構的方法，所述氮化硅層的厚度介于 200-3000A之間。
16. 根據權利要求8的形成半導體結構的方法，所述沉積氮化硅和氧化物交替 層所采用的工藝條件可被設以控制硅溝道的應力。
17. —種半導體結構，包括具有表面區域的半導體基底；延伸至表面區域的溝槽，所述溝槽具有側壁、底部和深度；以及至少填滿溝槽深度并延伸至溝槽之上的淺溝槽隔離結構，所述淺溝槽隔離區域由氮化硅和HDP氧化物交替層形成。
18. 根據權利要求17的半導體結構，所述淺溝槽隔離結構的最頂層為氮化硅。
19. 根據權利要求17的半導體結構，所述淺溝槽隔離結構進一步包括覆蓋氮化 硅和HDP氧化物交替層的附加HDP氧化物層。
20. 根據權利要求19的半導體結構，所述附加HDP氧化物層的厚度介于 500-1500A之間。
全文摘要
提供了一種形成半導體結構的方法。該方法包括提供具有基底區域的半導體基底。該方法也包括形成覆蓋基底區域的墊氧化物層。該方法還包括形成覆蓋墊氧化物層的停止層。進一步，該方法包括圖案化頂層和墊氧化物層至暴露基底區域的一部分。另外，該方法包括在基底區域的一個暴露部分內形成溝槽，溝槽具有側壁、一個底和一個高度。并且，該方法包括在溝槽內沉積氮化硅和氧化物交替層至至少填充溝槽，氧化物層用HDP-CVD工藝沉積。該方法還包括執行一個平坦化工藝來去除氮化硅和氧化物層的一部分。此外，該方法包括去除墊氧化物和停止層。
文檔編號H01L21/762GK101625990SQ20081004037
公開日2010年1月13日 申請日期2008年7月8日 優先權日2008年7月8日
發明者汪釘崇 申請人:中芯國際集成電路制造(上海)有限公司