專利名稱：具有柵極疊層的器件的制作方法
技術(shù)領(lǐng)域：
本公開涉及具有柵極疊層的器件及其制造方法。
背景技術(shù)：
靜電放電(ESD)保護(hù)器件用于防止集成電路(IC)在制造和使用期間受到ESD損害。例如，當(dāng)通過IC和ESD器件接收到ESD電壓時，ESD器件的晶體管導(dǎo)通，從而將高電流下降到地電位，防止高電流流過1C。從而保護(hù)了 1C。現(xiàn)有的ESD器件具有低柵極電阻，造成ESD保護(hù)較為薄弱。因此，在一種方式中，將附加電阻器連接到ESD器件的柵極，從而增大了總柵極電阻。由于該附加電阻器，使得管芯面積增大。

多種二極管都具有柵極疊層，但是對這種柵極疊層的應(yīng)用卻非常有限。

發(fā)明內(nèi)容
為了解決上述問題，根據(jù)本發(fā)明的一個方面，提供了一種器件，包括柵極疊層，位于第一漏極和源極之間，柵極疊層具有柵極介電層；柵極導(dǎo)電層，直接位于柵極介電層的頂部上；以及第一柵極層和第二柵極層，直接位于柵極導(dǎo)電層的頂部上，其中，第一柵極層具有第一電阻，第一電阻高于第二柵極層的第二電阻；并且第二柵極層是導(dǎo)電的，與柵極導(dǎo)電層電連接，并且具有接觸端，接觸端被配置為作為器件的柵極接觸端。其中，第一漏極包括漏極自對準(zhǔn)多晶硅化物部分和漏極非自對準(zhǔn)多晶硅化物部分；并且，源極包括源極自對準(zhǔn)多晶硅化物部分和源極非自對準(zhǔn)多晶硅化物部分。該器件進(jìn)一步包括第一隔離件，位于柵極疊層的第一側(cè)上；第二隔離件，位于柵極疊層的第二側(cè)上；以及保護(hù)層，覆蓋第一隔離件和漏極非自對準(zhǔn)多晶硅化物部分。其中，保護(hù)層進(jìn)一步覆蓋柵極疊層的至少一部分。該器件進(jìn)一步包括第二柵極疊層；以及第二漏極，其中，第二漏極位于柵極疊層和第二柵極疊層之間；并且，第二柵極疊層位于第二漏極和第一漏極之間。該器件進(jìn)一步包括第一隔離件，位于柵極疊層的第一側(cè)上；第二隔離件，位于柵極疊層的第二側(cè)上；第三隔離件，位于第二柵極疊層的第一側(cè)上；第四隔離件，位于第二柵極疊層的第二側(cè)上；以及保護(hù)層，覆蓋第一隔離件、第二漏極的部分、以及第四隔離件。其中，第二柵極疊層包括第二柵極介電層；第二柵極導(dǎo)電層，直接位于第二介電層的頂部上；以及第三介電層，直接位于第二柵極導(dǎo)電層的頂部上；第一漏極包括漏極自對準(zhǔn)多晶硅化物部分和漏極非自對準(zhǔn)多晶硅化物部分；源極包括源極自對準(zhǔn)多晶硅化物部分和源極非自對準(zhǔn)多晶硅化物部分；并且，第二漏極不是自對準(zhǔn)多晶硅化物。該器件進(jìn)一步包括第一淺溝槽隔離件；第二淺溝槽隔離件；以及第三淺溝槽隔離件，其中，源極和柵極疊層位于第二淺溝槽隔離件和第三淺溝槽隔離件之間；第二淺溝槽隔離件位于柵極疊層和第一漏極之間；并且，第一漏極位于第二淺溝槽隔離件和第一淺溝槽隔離件之間。
其中，第一漏極包括自對準(zhǔn)多晶硅化物層和非自對準(zhǔn)多晶硅化物層；并且第一漏極的自對準(zhǔn)多晶硅化物層完全覆蓋了第一漏極的非自對準(zhǔn)多晶硅化物層。該器件進(jìn)一步包括第一阱，包含源極；以及第二阱，包含第一漏極。其中，第一阱的第一阱摻雜類型不同于第一漏極和源極的漏極-源極摻雜類型；以及第二阱的第二阱摻雜類型與第一漏極和源極的漏極-源極摻雜類型相同。該器件進(jìn)一步包括阱，包含源極和第一漏極。其中，第一漏極電連接至集成電路的10。其中，第一漏極、源極、和體硅連接在一起，并且被配置為接收參考電壓，并且，柵極疊層被配置為接收工作電壓。
根據(jù)本發(fā)明的另一方面，提供了一種方法，包括使用結(jié)構(gòu)，結(jié)構(gòu)包括漏極區(qū)域、源極區(qū)域、以及柵極疊層，柵極疊層包括柵極介電層、柵極導(dǎo)電層、以及柵極層，柵極導(dǎo)電層直接位于柵極介電層的頂部上，柵極層直接位于柵極導(dǎo)電層的頂部上；在漏極上形成漏極接觸區(qū)域，并且在源極上形成源極接觸區(qū)域；在漏極和源極的頂部上形成層間電介質(zhì)，從而在漏極接觸區(qū)域的頂部上和源極接觸區(qū)域的頂部上形成了層間電介質(zhì)；在柵極層中形成導(dǎo)電區(qū)域；以及在柵極層中的導(dǎo)電區(qū)域中形成柵極接觸端。該方法進(jìn)一步包括在漏極上形成漏極接觸區(qū)域以及在源極上形成源極接觸區(qū)域之前，在柵極層的頂部上形成硬掩模。該方法進(jìn)一步包括在形成漏極接觸區(qū)域和源極接觸區(qū)域之前，沉積保護(hù)層，保護(hù)層保護(hù)了漏極區(qū)域的第二部分，漏極區(qū)域的第二部分不同于漏極接觸區(qū)域。該方法進(jìn)一步包括在形成漏極接觸區(qū)域和源極接觸區(qū)域之后，拋光層間電介質(zhì)的表面和保護(hù)層的表面。其中，在柵極層中形成導(dǎo)電區(qū)域包括從柵極層的部分中移除多晶硅；以及將柵極層的移除了多晶硅的部分轉(zhuǎn)化為導(dǎo)電區(qū)域。該方法進(jìn)一步包括在從柵極層的部分中移除多晶硅之前，在柵極層的第二部分上沉積保護(hù)層，保護(hù)層防止了柵極層的第二部分中的多晶硅被移除。其中，漏極電連接至集成電路的10。其中，漏極區(qū)域、源極區(qū)域、以及體硅電連接在一起并且接收第一電壓，并且柵極接收第二電壓。根據(jù)本發(fā)明的再一方面，替提供了一種柵極疊層，包括柵極介電層；第一柵極金屬層，直接位于柵極介電層的頂部上；以及多晶硅柵極層和第二柵極金屬層，直接位于第一柵極金屬層的頂部上；第二柵極金屬層包括接觸端。


在附圖和以下描述中闡明了本發(fā)明的一個或者多個實(shí)施例的細(xì)節(jié)。從描述、附圖和權(quán)利要求中可以使得其它特征和優(yōu)點(diǎn)變得顯而易見。圖IA和圖IB分別是根據(jù)第一實(shí)施例的ESD器件的橫截面圖和俯視圖；圖IC是根據(jù)第一實(shí)施例的示出了 ESD器件的柵極接觸件、柵極接觸區(qū)域、多晶硅(poly)柵極層、以及金屬柵極層的三維示意圖；圖2是根據(jù)第二實(shí)施例的ESD器件的橫截面圖3是根據(jù)第三實(shí)施例的ESD器件的橫截面圖；圖4A-圖9A是根據(jù)一些實(shí)施例的經(jīng)過各個制造步驟的圖I中的ESD器件的橫截面圖；圖4B-圖9B是根據(jù)一些實(shí)施例的經(jīng)過各個制造步驟的圖I中的ESD器件的俯視圖。各個附圖中，相似的參考標(biāo)號表示相似的部件。
具體實(shí)施例方式以下將使用專用語言公開附圖中所示的實(shí)施例或?qū)嵗Ｈ欢瑧?yīng)該理解這些實(shí)施例和實(shí)例都不旨在進(jìn)行限定。公開的實(shí)施例中的任何變化和改變，以及本申請文件公開的 原理的任何其它應(yīng)用對于本領(lǐng)域普通技術(shù)人員通常是能夠預(yù)期的。在所有實(shí)施例中可能會重復(fù)參考數(shù)字，但是即使這些實(shí)施例使用相同的參考數(shù)字，也不意味著將一個實(shí)施例中的部件應(yīng)用到另一個實(shí)施例中。—些實(shí)施例具有以下特征和/或優(yōu)點(diǎn)中的一個或者其組合。柵極疊層包括用作金屬氧化物硅電容器的第一極板的金屬層。阱作為第二極板。使用了柵極疊層的ESD器件具有有效的高柵極電阻，而不會向其他方式那樣產(chǎn)生管芯面積損失和/或附加電阻器。柵極疊層的多晶硅(poly)柵極層提供了較好的ESD保護(hù)，這是因?yàn)椋?dāng)ESD器件導(dǎo)通時，其有效電阻限制了輸入電流。在各個實(shí)施例中，在接觸端的多晶硅柵極層上不存在自對準(zhǔn)多晶硅化物(salicide)。作為替代，該接觸端形成在轉(zhuǎn)化為金屬區(qū)域的多晶硅柵極層的區(qū)域中。柵極疊層的多晶硅柵極層為摻雜的或者未摻雜的。ESD器件的柵極疊層位于有源區(qū)域上，并且包括高-K層和金屬層。示例件器件結(jié)構(gòu)為了使附圖不致含糊不清，沒有示出淺溝槽隔離(STI)的隔離件的俯視圖和層間電介質(zhì)的隔離件的俯視圖。而且，沒有示出接觸件的橫截面圖。圖IA和圖IB分別是根據(jù)第一實(shí)施例的ESD器件100的橫截面圖和俯視圖。圖IC是示出了多晶硅柵極層105-1、金屬層105-2或者110、接觸件115、和金屬柵極層120之間的位置關(guān)系的三維示意圖。在一些實(shí)施例中，金屬層110由多晶硅層105的部分形成，該部分在圖4A和圖4B中說明性地示出，并且還包括多晶硅柵極層105-1。因此，參考標(biāo)號105-2和110可交換使用。在一些實(shí)施例中，通過后柵極工藝制造出ESD器件100。柵極疊層107包括位于金屬柵極層120的頂部上的多晶硅柵極層105-1，而該金屬柵極層120位于介電層125頂部上。相比于其他方式，柵極疊層107在金屬柵極層120和介電層125之間不包括金屬或者氧化鋁層。而且，多晶硅層105不具有柵極接觸端或者柵極“接觸件” 115的自對準(zhǔn)多晶硅化物區(qū)域。而柵極接觸件115形成在金屬層110上。在一些實(shí)施例中，柵極疊層107的有效電阻基于多晶娃柵極層105-1的電阻Rg (未標(biāo)出)和金屬柵極層120的電阻Rm (未標(biāo)出)。關(guān)于接觸件115，具有相應(yīng)的電阻Rg和電阻Rm的電阻器并聯(lián)連接。而且，多晶硅柵極層105-1的電阻Rg遠(yuǎn)高于金屬柵極層120的電阻Rm。因此,柵極疊層107的有效電阻取決于金屬柵極層120的電阻Rm。在一些實(shí)施例中，電阻Rm的電阻系數(shù)為大約每平方單位500 Q，電阻Rg的電阻系數(shù)為大約每平方單位10，OOO Q。結(jié)果，柵極疊層107的有效電阻系數(shù)為大約每平方單位500 Q。因此，柵極疊層107的電阻遠(yuǎn)遠(yuǎn)高于其他方式中的有效柵極電阻。結(jié)果，因?yàn)槔绠?dāng)ESD器件100接收高ESD電壓時，較高的柵極電阻限制了輸入電流，而ESD器件100導(dǎo)通，所以ESD器件100提供了較好的ESD保護(hù)。在一些實(shí)施例中，金屬柵極層120的電阻Rm取決于金屬柵極層120的厚度。結(jié)果，柵極疊層107的有效電阻取決于金屬柵極層120的厚度。取決于以下圖4A和圖4B中說明性示出的硬掩模108的厚度，多晶硅柵極層105_1為摻雜的或者未摻雜的。在一些實(shí)施例中，金屬柵極層120包含氮化鈦(TiN)，介電層125包含氧化硅。然而，適合于用作金屬柵極層和介電層 的其他材料處于各個實(shí)施例的范圍內(nèi)。在一些實(shí)施例中，金屬柵極層110和金屬柵極層120是導(dǎo)電的。而且,金屬柵極層110直接位于金屬柵極層120的頂部上，并且與該金屬柵極層相接觸。因此，例如，金屬柵極層120通過接觸件115和金屬柵極層110接收電壓。在一些實(shí)施例中，金屬柵極層110首先包含多晶硅，并且是多晶硅層105的部分。換言之，多晶硅層105首先包含多晶硅區(qū)域105-1和105-2。然后，多晶硅區(qū)域105-2轉(zhuǎn)化為金屬，從而形成金屬柵極層110。接觸端或者接觸件115被制造于金屬柵極層110中，并且延伸超過該金屬柵極層。因此，金屬柵極層110還稱為柵極接觸區(qū)域。ESD器件100與另一方式中的ESD器件區(qū)分開，在該另一方式中，自對準(zhǔn)多晶硅化物區(qū)域形成在將要形成的接觸件115的柵極疊層上。包含多晶硅的多晶硅層105用于說明。其他適合于替換多晶硅的材料(比如非晶硅)包含在各個實(shí)施例的范圍內(nèi)。在一些實(shí)施例中，金屬層120、介電層125、以及N-阱160形成金屬氧化物硅電容器(M0S電容器或者M(jìn)0SCAP)。關(guān)于該M0SCAP，金屬層120包含金屬，并且作為第一極板。N-講160包含娃,并且作為第二極板,層125包含氧化娃,并且作為電容電介質(zhì)。漏極135包括非自對準(zhǔn)多晶硅化物區(qū)域135-1、和自對準(zhǔn)多晶硅化物區(qū)域135_2。源極145包括非自對準(zhǔn)多晶硅化物區(qū)域145-1、和自對準(zhǔn)多晶硅化物區(qū)域145-2。因?yàn)槁O自對準(zhǔn)多晶硅化物區(qū)域135-2和源極自對準(zhǔn)多晶硅化物區(qū)域145-2將要分別形成漏極接觸件135和源極145接觸件，所以還分別稱為漏極接觸區(qū)域和源極接觸區(qū)域。在一些實(shí)施例中，漏極自對準(zhǔn)多晶硅化物區(qū)域135-2的電阻遠(yuǎn)低于漏極非自對準(zhǔn)多晶硅化物區(qū)域135-1的電阻。因此，漏極135的有效電阻低于漏極135的電阻，其中，所有漏極接觸區(qū)域135-2都是非自對準(zhǔn)多晶硅化物的(non-salicided)。類似地，源極自對準(zhǔn)多晶硅化物區(qū)域145-2的電阻遠(yuǎn)遠(yuǎn)低于源極非自對準(zhǔn)多晶硅化物區(qū)域145-1的電阻。因此，源極145的有效電阻低于源極145的電阻，其中，所有源極接觸區(qū)域145-2是非自對準(zhǔn)多晶硅化物的。結(jié)果，流過漏極135和/或源極145的電流較高。漏極自對準(zhǔn)多晶硅化物區(qū)域135-2和源極自對準(zhǔn)多晶硅化物區(qū)域145-2還作為蝕刻停止層。因?yàn)槁O135的長度LD和源極145的長度LS具有不同的尺寸，從而關(guān)于柵極疊層107是不對稱的，所以ESD器件100稱為不對稱器件(asymmetric)。本領(lǐng)域普通技術(shù)人員將了解，當(dāng)漏極145和源極135關(guān)于柵極疊層107對稱時，長度LD和長度LS具有相同的尺寸，對應(yīng)的器件稱為對稱器件。例如，在制造ESD器件100的步驟期間，電阻器保護(hù)氧化物(RPO)層140覆蓋了漏極非自對準(zhǔn)多晶硅化物區(qū)域135-1和隔離件165-1，從而保護(hù)漏極135在不期望的地方免于成為自對準(zhǔn)多晶硅化物的。在圖I中，RPO層140保護(hù)漏極非自對準(zhǔn)多晶硅化物區(qū)域135-1免于成為自對準(zhǔn)多晶硅化物的。在各種情況下，通過增加連接到漏極135的輸出緩沖器的串聯(lián)電阻，RPO層140使得ESD器件100具有穩(wěn)定的ESD保護(hù)。例如，與漏極145串聯(lián)的有效電阻可以用于將源極和漏極之間的電流鉗位(clamp)，從而防止電流流到低電阻區(qū)域。由于串聯(lián)的高漏極側(cè)電阻，電流還沿著漏極-襯底結(jié)均勻分布。隔離件165-1位于漏極非自對準(zhǔn)多晶硅化物區(qū)域135-1的部分的頂部上，該隔離件165-1的一側(cè)沿著柵極疊層107。隔離件165-2位于源極非自對準(zhǔn)多晶硅化物區(qū)域145-1的部分的頂部上，該隔離件165-2的一側(cè)沿著柵極疊層107。形成隔離件165-2，從而防止源極自對準(zhǔn)多晶硅化物區(qū)域145-2太過靠近柵極疊層107。淺溝槽隔離(STI) 170-1和170-2防止了 ESD 100的不同部件和未示出的其他器件之間的泄漏電流。層間介電層(ILD) 180將不同的層分隔開,該不同的層把ILD 180夾在中間。在一些實(shí)施例中，ILD 180包含氧化硅。
在一些實(shí)施例中，ESD器件100是P型場效應(yīng)晶體管(PFET)。因此，阱160為N阱。然而，如果ESD器件100是NFET，則阱160為P阱。如果ESD器件100為N型，則漏極145和源極135為N型，阱160為P型。因此，例如晶體管T (未標(biāo)出)的晶體管通過柵極疊層107、漏極145和源極135形成，并且在漏極145、阱160、和源極135之間包含N-P-N結(jié)。反之，如果ESD器件100為P型，則漏極145和源極135為P型，阱160為N型。因此，晶體管T在漏極145、阱160、和源極135之間包含P-N-P結(jié)。在各個實(shí)施例中，ESD器件被配置為，當(dāng)ESD事件發(fā)生時，漏極145接收ESD電壓。例如，漏極145連接至被保護(hù)的集成電路(IC)的IO焊盤。當(dāng)ESD器件100接收到ESD電壓時，晶體管T導(dǎo)通，從而將高電流降低到地電位，防止了高電流流過1C。因此，IC得到了保護(hù)。因?yàn)闁艠O疊層具有高有效電阻，從而提供了較好的ESD保護(hù)，所以各個實(shí)施例相比于其他方法具有優(yōu)點(diǎn)。ESD器件100形成在襯底或者體硅(bulk) 190中。圖2是根據(jù)一些實(shí)施例的ESD器件200的橫截面圖。相比于ESD保護(hù)器件100，ESD保護(hù)器件200附加地包括“偽”柵極疊層107D。柵極疊層107D依次包括偽多晶硅柵極層105D、偽金屬柵極層120D、以及偽柵極介電層12 ，該多晶硅柵極層105D、偽金屬柵極層120D、以及偽柵極介電層12 分別對應(yīng)于ESD器件100的多晶娃柵極層105、金屬柵極層120、以及柵極介電層125。包括漏極非自對準(zhǔn)多晶硅化物區(qū)域135-4和漏極自對準(zhǔn)多晶硅化物區(qū)域135-5的漏極135A對應(yīng)于ESD器件100的漏極135。ESD器件200的漏極非自對準(zhǔn)多晶硅化物區(qū)域135-4和漏極自對準(zhǔn)多晶硅化物區(qū)域135-5分別對應(yīng)于ESD器件100的漏極非自對準(zhǔn)多晶硅化物區(qū)域135-1和漏極自對準(zhǔn)多晶硅化物區(qū)域135-2。然而，漏極非自對準(zhǔn)多晶硅化物區(qū)域135-4小于漏極非自對準(zhǔn)多晶硅化物區(qū)域135-1。例如，漏極非自對準(zhǔn)多晶硅化物區(qū)域135-1從STI 170-1延展到柵極疊層107的邊緣，但是漏極非自對準(zhǔn)多晶硅化物區(qū)域135-4從STI 170-1延展到柵極疊層107D的邊緣。在ESD器件200中，附加地包括漏極或者漏極非自對準(zhǔn)多晶硅化物區(qū)域135_3，該漏極或者漏極非自對準(zhǔn)多晶硅化物區(qū)域135-3從柵極疊層107的一個邊緣延展到柵極疊層107D的一個邊緣。關(guān)于柵極疊層107D的隔離件165-3和165_4對應(yīng)于關(guān)于柵極疊層107的隔離件165-1 和 165-2。
ESD 器件 200 的 RPO 層 140-2 對應(yīng)于 ESD 器件 100 的 RPO 層 140。然而，RP0-140-2覆蓋了隔離件165-1、漏極非自對準(zhǔn)多晶硅化物區(qū)域135-3的部分、和隔離件165-4，從而保護(hù)了漏極非自對準(zhǔn)多晶硅化物區(qū)域135-3免于成為自對準(zhǔn)多晶硅化物的。因?yàn)橥ㄟ^高分辨率技術(shù)形成偽柵極疊層107D，所以ESD器件200具有優(yōu)點(diǎn)。因此，準(zhǔn)確地確定出襯底190的表面上的柵極疊層107的邊緣的位置。而且，從柵極疊層107的一個邊緣延伸到漏極自對準(zhǔn)多晶硅化物區(qū)域135-5的一個邊緣的隔離件165-3的寬度為已知。結(jié)果，準(zhǔn)確地確定出隔離件165-3附近的漏極自對準(zhǔn)多晶硅化物區(qū)域135-5的邊緣。圖3是根據(jù)一些實(shí)施例的ESD器件300的示意圖。
相比于ESD器件100，ESD器件300附加地包括了 STI 170-3，該STI170-3從柵極疊層107的一個邊緣延展到漏極135B的一個邊緣，該漏極135B包括漏極非自對準(zhǔn)多晶硅化物區(qū)域135-6和漏極自對準(zhǔn)多晶硅化物區(qū)域135-7。ESD器件300的漏極非自對準(zhǔn)多晶硅化物區(qū)域135-6和漏極自對準(zhǔn)多晶硅化物區(qū)域135-7分別對應(yīng)于ESD器件100的漏極非自對準(zhǔn)多晶硅化物區(qū)域135-1和漏極自對準(zhǔn)多晶硅化物區(qū)域135-2。實(shí)際上，ESD器件300的漏極135B位于STI 170-3和STI 170-1之間。從襯底190的表面到漏極135B的底部的漏極135B的深度Dl短于從襯底190的表面到STI 170-3的底部的STI 170-3的深度D2。因此，從ESD器件300的柵極疊層107流到ESD器件300的漏極135B的電流經(jīng)過了 STI170-3周圍的如所示出的“電流路徑”，該電流所流經(jīng)的距離長于從ESD器件100的柵極疊層107流到漏極135的電流所流經(jīng)的距離。結(jié)果，認(rèn)為ESD器件300的漏極135B所具有的電阻高于ESD器件100的漏極135的電阻。在各種情況下，漏極電阻用于將電流鉗位，并且防止電流流到低電阻區(qū)域。因?yàn)樵赗PO層140之下不存在自對準(zhǔn)多晶硅化物，所以電流均勻分布在漏極和襯底結(jié)之間。因?yàn)榉亲詫?zhǔn)多晶硅化物區(qū)域135-6被漏極自對準(zhǔn)多晶硅化物區(qū)域135-7和STI170-3覆蓋，所以ESD器件300不包括類似于ESD器件100的RPO層140的RPO層，該漏極自對準(zhǔn)多晶硅化物區(qū)域135-7和STI 170-3作為保護(hù)層，防止了非自對準(zhǔn)多晶硅化物區(qū)域135-6成為自對準(zhǔn)多晶硅化物的。包含了源極145的阱360-1的摻雜類型不同于源極145和漏極135B的摻雜類型。反之，包含了漏極135B和STI170-3的阱360-2與源極145和漏極135B的摻雜類型相同。例如，如果ESD器件300為PFET,則阱360-1為N型，講360-2為P型。反之，如果ESD器件300為NFET，則阱360-1為P型，阱360-2為N型。在各個實(shí)施例中，源極145和漏極135B都使用了單個阱，而沒有像圖3所說明性地示出的那樣使用了阱360-1和360-2。圖4A至圖9A是根據(jù)一些實(shí)施例的經(jīng)過各個制造步驟的圖I中的ESD器件100的橫截面圖，圖4B-圖9B是根據(jù)一些實(shí)施例的經(jīng)過各個制造步驟的圖I中的ESD器件100的俯視圖。圖4A至圖9A和圖4B至圖9B分別代表了結(jié)構(gòu)400至900。在圖4A和圖4B的結(jié)構(gòu)400中，形成了漏極135、源極145、柵極疊層107、硬掩模408、隔離件165-1和165-2、以及STI 170-1和170-2。漏極135和源極145形成在阱160中，該阱形成在襯底190中。結(jié)構(gòu)400的形成通過各種方式完成。硬掩模層408位于多晶娃柵極層105的頂部上。在一些實(shí)施例中，硬掩模408包含氧化硅。取決于硬掩模408的厚度，多晶硅柵極層105為摻雜的或者未摻雜的。例如，在漏極135和源極145的注入期間，如果硬掩模408較厚，則硬掩模408保護(hù)了多晶硅柵極層105免于受到注入材料的影響。因此，多晶硅柵極105是未摻雜的。但是，如果硬掩模408較薄，則因?yàn)樽⑷氩牧洗┻^硬掩模408到達(dá)了多晶硅柵極層105，所以多晶硅柵極105是摻雜的。在結(jié)構(gòu)400完成之后，ESD器件100的源極/漏極注入完成。在圖5A和圖5B的結(jié)構(gòu)500中，沉積和圖案化RPO層140，從而在長度L方向上覆蓋漏極135的部分、隔離件165-1、以及硬掩模408的部分。因此，硬掩模408現(xiàn)在包括未覆蓋部分408-1和覆蓋部分408-2。硬掩模部分408-1和408-2分別對應(yīng)于多晶硅部分105-1和105-2。RPO層140保護(hù)了覆蓋區(qū)域，自對準(zhǔn)多晶硅化物形成在漏極135和源極145的每個的部分中。在一些實(shí)施例中，RPO層140包括二氧化硅，并且在沉積RPO層140之后，使用光刻工藝來圖案化RPO層140。為了說明，圖5示出了覆蓋了硬掩模408的整個寬度W的RPO層140。在各個實(shí)施例中，只要能保護(hù)漏極135的非自對準(zhǔn)多晶硅化物區(qū)域135-1和145-1以及源極145免于成為自對準(zhǔn)多晶硅化物的，RPO層140可以在寬度W方向上可以覆蓋硬掩模408的部分，或者沒有覆蓋硬掩模408的任何部分。例如，在一些實(shí)施例中，RPO層140只覆蓋了隔離件165-1和漏極部分135-1。
然后，形成了相應(yīng)的漏極135和源極145的自對準(zhǔn)多晶硅化物部分135_2和145-2。因此，漏極135包括非自對準(zhǔn)多晶硅化物部分135-1和自對準(zhǔn)多晶硅化物部分135-2。類似地，源極145包括非自對準(zhǔn)多晶硅化物部分145-1和自對準(zhǔn)多晶硅化物部分145-2。分別使用漏極自對準(zhǔn)多晶硅化物區(qū)域135-2和源極自對準(zhǔn)多晶硅化物區(qū)域145-2來形成漏極135和源極145的接觸件。在一些實(shí)施例中，通過以下方式形成自對準(zhǔn)多晶硅化物區(qū)域135-2和145-2 :沉積鎳，然后，在將要成為自對準(zhǔn)多晶硅化物的漏極135和源極145的部分上進(jìn)行退火。漏極自對準(zhǔn)多晶硅化物區(qū)域135-2和源極自對準(zhǔn)多晶硅化物區(qū)域145-2還分別稱為漏極接觸區(qū)域和源極接觸區(qū)域。在圖6A和圖6B的結(jié)構(gòu)600中，移除了硬掩模408和RPO層140。在一些實(shí)施例中，通過光刻膠(PR)和回蝕刻工藝進(jìn)行移除。然后，沉積層間電介質(zhì)180，并且通過化學(xué)機(jī)械拋光(CMP)工藝拋光表面610。為了簡明，未在圖6B、圖7B和圖8B中示出RPO層140的俯視圖。在圖7A和圖7B的結(jié)構(gòu)700中，在柵極疊層107的多晶硅柵極層105的部分105-1的頂部上圖案化光刻膠層710。換言之，通過光刻膠層710覆蓋第一部分105-1，且第二部分105-2未被覆蓋。覆蓋部分105-1，從而未從部分105-1移除多晶硅。部分105-2未被覆蓋，從而從部分105-2移除多晶硅，并且隨后形成金屬柵極110。為了示出，參考標(biāo)號105-2和110可交換使用。在一些實(shí)施例中，使用干式蝕刻工藝從部分105-2移除多晶硅。在一些實(shí)施例中，將ESD器件100制造為與PFET器件和NFET器件相并聯(lián)。而且，在該步驟中，從PFET器件的多晶硅柵極移除多晶硅，而不在NFET器件的多晶硅柵極中移除多晶硅。因此，在PFET ESD器件100的說明中，從部分105-2移除多晶硅還稱為P型多晶硅移除。在P型多晶硅移除之后，在部分105-2上實(shí)施P金屬柵極沉積，從而形成金屬柵極層110。實(shí)際上，多晶硅柵極105的部分105-2轉(zhuǎn)化為金屬層110。在形成金屬層110之后，移除光刻膠層710。在圖8A和圖8B的結(jié)構(gòu)800中，在多晶硅柵極層105的頂部上圖案化光刻膠層810，該光刻膠層810覆蓋了多晶硅柵極層105的部分105-1和105-2。在一些實(shí)施例中，將ESD器件100制造為與PFET和NFET都相并聯(lián)。因此，在該步驟中，移除了 NFET的多晶硅柵極的多晶硅。使用光刻膠層810來保護(hù)多晶硅柵極層105免受N型多晶硅移除、或僅保護(hù)多晶娃柵極層105中的多晶娃免于被移除。在圖9A和圖9B的結(jié)構(gòu)900中，在N型多晶硅移除之后，移除光刻膠層810。然后，在金屬柵極層110中形成接觸件115。本領(lǐng)域普通技術(shù)人員將了解，因?yàn)樵诼O135和源極145形成之后，形成包括多晶硅柵極層105、金屬柵極120、和介電層125的柵極疊層107，所以通過后柵極工藝形成ESD器件100。因?yàn)闁艠O疊層107的電阻較高，柵極疊層107的外部沒有使用附加的電阻/電阻器，所以各個實(shí)施例具有優(yōu)點(diǎn)。因此，相比于其他方法，減小了 ESD器件100的管芯面積。因此，更好地保護(hù)了 ESD。另外，視情況，為了使用，通過金屬層120、介電層125、和阱160形成的MOSCAP提供了電容。圖4A至圖9A中和圖4B至圖9B的步驟是制造ESD器件100的說明性實(shí)例。在各 個實(shí)施例中，利用ESD器件100的對應(yīng)部件相同的方式和/或相同的時間，制造ESD器件200和/或ESD器件300的部件。例如，分別使用與層105、120、和125相同技術(shù)和/或材料，同時形成層10OTU20D、和12 。使用與制造漏極135相同的材料和/或技術(shù)，同時制造漏極135-3、漏極135A、和漏極135B。使用與制造隔離件165-1和165-2相同的材料和/或技術(shù)，同時制造隔離件165-3和165-4，等等。變化在ESD器件100中使用的柵極疊層107用于示出。在各種其他器件中使用的柵極疊層107處于各個實(shí)施例的范圍中。使用上述柵極疊層的示例性器件包括金屬氧化物硅電容器(M0S電容器或者M(jìn)0SCAP)、模擬或者射頻(MOS)MOS、高電壓MOS (HVMOS)。HVMOS指的是由高于相同電路中的其他器件的工作電壓的電壓供電的M0S。在MOSCAP或者模擬/RF MOS中，長度LD與長度LS相同，漏極135和源極145關(guān)于柵極疊層107相對稱。而且，在覆蓋了漏極135的圖I中示出了不存在RPO層140。為了形成M0SCAP，將漏極135、源極145、和體硅190連接在一起，并且接地，將柵極電極層120連接到工作電壓。RF MOSFET類似于ESD器件，其中，漏極145和源極135不對稱，并且，漏極145電連接至集成電路的10。而且，RFMOSFET的尺寸通常大于其他器件的尺寸。描述了多個實(shí)施例。然而，可以理解，可以制作各個實(shí)施例不會超出本公開的精神和范圍。例如，示出為特定摻雜類型的各個晶體管(例如，N型或者P型金屬氧化物半導(dǎo)體(NM0S或者PMOS))是為了示出的目的。本公開的實(shí)施例并不限于特定類型。為特定晶體管選擇不同的摻雜類型處于各個實(shí)施例的范圍內(nèi)。—些實(shí)施例涉及一種器件，包括漏極、源極、以及柵極疊層。柵極疊層具有柵極介電層；柵極導(dǎo)電層，直接位于柵極介電層的頂部上；以及第一柵極層和第二柵極層，直接位于柵極導(dǎo)電層的頂部上，其中，第一層具有第一電阻，第一電阻高于第二柵極層的第二電阻；并且，第二柵極層是導(dǎo)電的，與柵極導(dǎo)電層電連接，并且具有接觸端，接觸端被配置為作為器件的柵極接觸端。一些實(shí)施例涉及一種方法。在該方法中，使用了一種結(jié)構(gòu)。該結(jié)構(gòu)包括漏極區(qū)域、源極區(qū)域、以及柵極疊層，柵極疊層包括柵極介電層、柵極導(dǎo)電層、以及柵極層，柵極導(dǎo)電層直接位于柵極介電層的頂部上，柵極層直接位于柵極導(dǎo)電層的頂部上。在漏極中形成漏極接觸區(qū)域，并且在源極中形成源極接觸區(qū)域。在漏極和源極的頂部上形成層間電介質(zhì)，從而在漏極接觸區(qū)域的頂部上和源極接觸區(qū)域的頂部上形成了層間電介質(zhì)。在柵極層中形成導(dǎo)電區(qū)域。在柵極層中的導(dǎo)電區(qū)域中形成柵極接觸端。一些實(shí)施例涉及一種柵極疊層。該柵極疊層具有柵極介電層；第一柵極金屬層， 直接位于柵極介電層的頂部上；以及多晶硅柵極層和第二柵極金屬層，直接位于第一柵極金屬層的頂部上；第二柵極金屬層包括接觸端。上述方法示出了示例性步驟，但是沒有必要按照所示順序進(jìn)行實(shí)施。視情況，根據(jù)所公開的實(shí)施例的精神和范圍，可以增加步驟、替換步驟、改變步驟順序、和/或去除步驟。
權(quán)利要求
1.一種器件，包括 柵極疊層，位于第一漏極和源極之間，所述柵極疊層具有 柵極介電層； 柵極導(dǎo)電層，直接位于所述柵極介電層的頂部上；以及 第一柵極層和第二柵極層，直接位于所述柵極導(dǎo)電層的頂部上， 其中，所述第一柵極層具有第一電阻，所述第一電阻高于所述第二柵極層的第二電阻；并且 所述第二柵極層是導(dǎo)電的，與所述柵極導(dǎo)電層電連接，并且具有接觸端，所述接觸端被配置為作為所述器件的柵極接觸端。
2.根據(jù)權(quán)利要求I所述的器件，其中，所述第一漏極包括漏極自對準(zhǔn)多晶硅化物部分和漏極非自對準(zhǔn)多晶硅化物部分；并且，所述源極包括源極自對準(zhǔn)多晶硅化物部分和源極非自對準(zhǔn)多晶硅化物部分。
3.根據(jù)權(quán)利要求2所述的器件，進(jìn)一步包括 第一隔離件，位于所述柵極疊層的第一側(cè)上； 第二隔離件，位于所述柵極疊層的第二側(cè)上；以及 保護(hù)層，覆蓋所述第一隔離件和所述漏極非自對準(zhǔn)多晶硅化物部分；其中，所述保護(hù)層進(jìn)一步覆蓋所述柵極疊層的至少一部分。
4.根據(jù)權(quán)利要求I所述的器件，進(jìn)一步包括 第二柵極疊層；以及 第二漏極， 其中，所述第二漏極位于所述柵極疊層和所述第二柵極疊層之間； 并且，所述第二柵極疊層位于所述第二漏極和所述第一漏極之間； 其中，所述第二柵極疊層包括 第二柵極介電層； 第二柵極導(dǎo)電層，直接位于所述第二介電層的頂部上；以及 第三介電層，直接位于所述第二柵極導(dǎo)電層的頂部上； 所述第一漏極包括漏極自對準(zhǔn)多晶硅化物部分和漏極非自對準(zhǔn)多晶硅化物部分； 所述源極包括源極自對準(zhǔn)多晶硅化物部分和源極非自對準(zhǔn)多晶硅化物部分；并且， 所述第二漏極不是自對準(zhǔn)多晶硅化物。
5.根據(jù)權(quán)利要求I所述的器件，進(jìn)一步包括 第一淺溝槽隔離件； 第二淺溝槽隔離件；以及 第三淺溝槽隔離件， 其中，所述源極和所述柵極疊層位于所述第二淺溝槽隔離件和所述第三淺溝槽隔離件之間； 所述第二淺溝槽隔離件位于所述柵極疊層和所述第一漏極之間；并且， 所述第一漏極位于所述第二淺溝槽隔離件和所述第一淺溝槽隔離件之間； 其中，所述第一漏極包括自對準(zhǔn)多晶硅化物層和非自對準(zhǔn)多晶硅化物層；并且，所述第一漏極的所述自對準(zhǔn)多晶硅化物層完全覆蓋了所述第一漏極的所述非自對準(zhǔn)多晶硅化物層。
6.根據(jù)權(quán)利要求I所述的器件，其中，所述第一漏極電連接至集成電路的IO;所述第一漏極、所述源極、和體硅連接在一起，并且被配置為接收參考電壓，并且，所述柵極疊層被配置為接收工作電壓。
7.一種方法，包括 使用結(jié)構(gòu)，所述結(jié)構(gòu)包括漏極區(qū)域、源極區(qū)域、以及柵極疊層，所述柵極疊層包括柵極介電層、柵極導(dǎo)電層、以及柵極層，所述柵極導(dǎo)電層直接位于所述柵極介電層的頂部上，所述柵極層直接位于所述柵極導(dǎo)電層的頂部上； 在所述漏極上形成漏極接觸區(qū)域，并且在所述源極上形成源極接觸區(qū)域； 在所述漏極和所述源極的頂部上形成層間電介質(zhì)，從而在所述漏極接觸區(qū)域的頂部上和所述源極接觸區(qū)域的頂部上形成了層間電介質(zhì)； 在所述柵極層中形成導(dǎo)電區(qū)域；以及 在所述柵極層中的所述導(dǎo)電區(qū)域中形成柵極接觸端。
8.根據(jù)權(quán)利要求7所述的方法，進(jìn)一步包括在所述漏極上形成所述漏極接觸區(qū)域以及在所述源極上形成所述源極接觸區(qū)域之前，在所述柵極層的頂部上形成硬掩模； 并且，該方法進(jìn)一步包括在形成所述漏極接觸區(qū)域和所述源極接觸區(qū)域之前，沉積保護(hù)層，所述保護(hù)層保護(hù)了所述漏極區(qū)域的第二部分，所述漏極區(qū)域的第二部分不同于所述漏極接觸區(qū)域。
9.根據(jù)權(quán)利要求7所述的方法，其中，在所述柵極層中形成所述導(dǎo)電區(qū)域包括 從所述柵極層的部分中移除多晶硅；以及 將所述柵極層的移除了多晶硅的所述部分轉(zhuǎn)化為所述導(dǎo)電區(qū)域。
10.一種柵極疊層，包括 柵極介電層； 第一柵極金屬層，直接位于所述柵極介電層的頂部上；以及 多晶硅柵極層和第二柵極金屬層，直接位于所述第一柵極金屬層的頂部上；所述第二柵極金屬層包括接觸端。
全文摘要
本發(fā)明公開了一種具有柵極疊層的器件，該器件包括漏極、源極、以及柵極疊層。柵極疊層具有柵極介電層、直接位于柵極介電層頂部上的柵極導(dǎo)電層、以及直接位于柵極導(dǎo)電層的頂部上的第一柵極層和第二柵極層。第一柵極層的第一電阻高于第二柵極層的第二電阻。第二柵極層是導(dǎo)電的，與柵極導(dǎo)電層電連接，并且具有接觸端，該接觸端被配置為作為器件的柵極的接觸端。還公開了該柵極疊層的制造方法。
文檔編號H01L21/02GK102769029SQ20111036882
公開日2012年11月7日 申請日期2011年11月17日 優(yōu)先權(quán)日2011年5月5日
發(fā)明者宋明相, 莊學(xué)理, 朱鳴, 楊寶如, 陳國基, 陳柏年 申請人:臺灣積體電路制造股份有限公司