專利名稱：用于集成電路的非分層式金屬層的制作方法
技術領域：
本發明涉及半導體領域，更具體地，本發明涉及一種用于集成電路的非分層式金屬層。
背景技術：
通常在半導體襯底的表面上形成諸如晶體管的集成電路器件。在集成電路器件的上方形成金屬層，并且將這些金屬層用于互連集成電路器件作為功能電路。可以在半導體襯底上方形成多至十層金屬層。由于金屬線的電阻與其尺寸相關，電阻越低，相應集成電路的性能越好，所以為了具有小電阻，優選地，金屬線較厚、較寬、并且較短。然而，形成較厚和較寬的金屬線的需要與減少芯片使用面積的需要相沖突。因此，金屬層通常采用分層式結構，其中，上部金屬層的寬度和厚度分別大于或者等于下部金屬層的厚度和寬度。這是因為下部金屬層具有更多金屬線，并且因此，為了合并大量金屬線，該下部金屬層不得不變得較窄。上部金屬層相對來說數量較小，并且尺寸可能較大。當集成電路制造エ藝發展到20nm或者更小的技術時，金屬線的間距(尤其在下部金屬層中的間距)接近黃光的波長，其中，黃光用于曝光光刻膠，該光刻膠用于限定金屬層的圖案。需要使用特殊技術來減少或者解決由較小的金屬線間距所導致的問題。例如，可以需要使用兩次光刻膠和兩次蝕刻エ藝來限定ー層金屬層的圖案。然而，這導致了制造成本増加以及產量降低。

發明內容
為了解決現有技術中所存在的問題，根據本發明的ー個方面，提供了ー種集成電路結構，包括半導體襯底；第一金屬層，位于所述半導體襯底上方，其中，所述第一金屬層具有第一最小間距；以及第二金屬層，位于所述第一金屬層上方，其中，所述第二金屬層具有小于所述第一最小間距的第二最小間距。在該集成電路結構中，進ー步包括第三金屬層，位于所述第一金屬層下方；以及柵電極，位于所述半導體襯底上方，并且位于所述第三金屬層下方，其中，所述柵電極中的至少ー些形成晶體管的部分，并且其中，所述第三金屬層具有小于所述第一最小間距并且小于所述柵電極的第四最小間距的第三最小間距。在該集成電路結構中，所述第一最小間距基本上等于所述第四最小間距。在該集成電路結構中，所述第一金屬層的第一厚度大于所述第二金屬層的第二厚度。在該集成電路結構中，所述第一厚度處于所述第二厚度的約120%和約150%之間。在該集成電路結構中，所述第一金屬層和所述第二金屬層包括包含銅的金屬線，并且其中，所述第一金屬層和所述第二金屬層中的所述金屬線和相應下部通孔具有雙鑲嵌結構。在該集成電路結構中，所述第一最小間距處于約80nm和約IOOnm之間，并且所述第二最小間距處于約40nm和約80nm之間。根據本發明的另一方面，提供了ー種集成電路結構，包括半導體襯底；第一金屬層，位于所述半導體襯底上方，其中，所述第一金屬層具有第一厚度；以及第二金屬層，位于所述第一金屬層上方，其中，所述第二金屬層具有小于所述第一厚度的第二厚度。在該集成電路結構中，所述第一金屬層具有第一最小間距，并且所述第二金屬層具有小于所述第一最小間距的第二最小間距。
在該集成電路結構中，進ー步包括第三金屬層，位于所述第一金屬層下方；以及柵電極，位于所述半導體襯底上方，并且位于所述第三金屬層下方，其中，所述柵電極中的至少ー些形成晶體管的部分，并且其中，所述第三金屬層具有小于所述第一厚度的第三厚度。在該集成電路結構中，所述第一最小間距基本上等于所述柵電極的第四最小間距。在該集成電路結構中，所述第一厚度處于所述第二厚度的約120%和約150%之間。在該集成電路結構中，所述第一金屬層和所述第二金屬層包括包含銅的金屬線，并且其中，所述第一金屬層和所述第二金屬層中的所述金屬線和相應下部通孔具有雙鑲嵌結構。在該集成電路結構中，所述第一厚度處于約800人和約1,200人之間，并且所述第ニ厚度處于約550 A和約750人之間。根據本發明提出的有ー種方法，ー種方法，包括形成第一金屬層，包括在半導體襯底上方形成第一介電層；在所述第一介電層中形成第一開ロ，其中，使用一次光刻膠ー次圖案化(IPlE)エ藝在所述第一介電層中形成所有開ロ ；以及在所述第一開口中填充第一金屬材料，從而形成第一金屬線；以及在所述第一金屬層上方形成第二金屬層，其中，形成所述第二金屬層的步驟包括在所述第一金屬層上方形成第二介電層；在所述第二介電層中形成第二開ロ，其中，使用兩次光刻膠兩次圖案化(2P2E)エ藝在所述第二介電層中形成兩個相鄰開ロ ；以及在所述第ニ開ロ中填充第二金屬材料，從而形成第二金屬線。在該方法中，所述第一金屬層的第一最小間距大于所述第二金屬層的第二最小間距。在該方法中，所述第一最小間距基本上與柵電極的最小間距相同，并且其中，所述柵電極位于所述半導體襯底上方，并且位于所述第一金屬層下方。在該方法中，所述第一最小間距處于約SOnm和約90nm之間，并且所述第二最小間距處于約40nm和約80nm之間。在該方法中，所述第一金屬層的第一厚度大于所述第二金屬層的第二厚度。在該方法中，進ー步包括在形成所述第一金屬層的步驟之前，形成第三金屬層，其中，形成所述第三金屬層的步驟包括在所述半導體襯底上方形成第三介電層；在所述第三介電層中形成第三開ロ，其中，使用兩次光刻膠兩次圖案化(2P2E)エ藝在所述第三介電層中形成兩個相鄰開ロ ；以及在所述第三開ロ中填充第三金屬材料，從而形成第三金屬線。


為了更好地理解實施例及其優點，現在將結合附圖所進行的以下描述作為參考，其中圖I至圖13是根據各個實施例的制造具有非分層式結構的互連結構的中間階段的橫截面圖；以及圖14示出了根據各個可選實施例的互連結構的橫截面圖。
具體實施例方式下面，詳細討論本發明實施例的制造和使用。然而，應該理解，本實施例提供了許·多可以在各種具體環境中實現的可應用的發明概念。所討論的具體實施例僅為示例性的，而不用于限制本發明的范圍。根據實施例提供了集成電路的互連結構和形成集成電路的互連結構的方法。示出了制造各個實施例的中間階段。討論了實施例的變型例。在整個附圖和所描述的實施例中，將相同的參考標號用于指定相同的元件。圖I至圖13為根據實施例的制造互連結構的中間階段的橫截面圖。參考圖1，提供了包括襯底20和上部器件的結構。襯底20可以由通常使用的半導體材料形成，比如，硅、鍺化娃等等，并且該襯底可以為大塊襯底(bulk substrate)或者絕緣體上半導體(SOI)襯底。在襯底20的表面處形成諸如晶體管21的集成電路器件。在襯底20上方形成柵電極24。柵電極24可以包括有源柵電極，該有源柵電極形成晶體管21的柵極，其可能是電浮動(electrically floating)的偽柵電極(未示出)。柵電極24材料包括金屬或者金屬合金、多晶硅等等。在實施例中，可以在諸如淺溝槽隔離(STI)區域22的絕緣區域上方形成偽柵電極24。集成電路結構可以包括位于金屬層MO(下文中，稱作MO)中的金屬線28。在柵電極24的上方形成MO金屬線28，并且該金屬線28可以與該柵電極24相接觸。此外，在MO金屬線28的上方形成MO通孔32，并且該MO通孔32與該MO金屬線28相接觸。分別在層間介電層(10))33、34、以及36中形成柵電極2410金屬層28、以及勵通孔32。在所示實施例中，使用單鑲嵌エ藝形成MO通孔32。在可選實施例中，可以使用雙鑲嵌エ藝連同在底部金屬層(Ml)中的上部金屬線48(在圖I中沒有示出，請參考圖4)形成MO通孔32。因此，雙鑲嵌エ藝步驟可以與圖10至圖13中所示出的相似。可選地，可以在ILD 36上方形成蝕刻停止層(ESL)37。可以在ESL 37上方形成金屬間電介質(MD)38。在實施例中，使用具有低k值的低k介電材料形成IMD 38，該低k值可以小于約3. O或者小于約2. 5。柵電極24具有間距Pl，下文中，將該間距稱作最小柵電極間距Pl。應該注意，位于相同芯片或者晶圓上的相鄰柵電極24可以具有等于或者大于最小柵電極間距Pl的間距，但是不可能具有小于最小柵電極間距Pl的間距。類似地，在通篇描述中還使用了術語“最小間距”，該術語表示出在諸如層MO至層Mtop的其他金屬層中的金屬線的最小間距。在示例性實施例中，例如，最小柵電極間距P I處于約80nm和約IOOnm之間,但是還可以使用不同的間距。
圖2至圖4示出了用于形成底部金屬層Ml的兩次圖案化兩次蝕刻(2P2E)エ藝，該底部金屬層Ml包括MD 38和位于該MD 38中的金屬線。參考圖2，使用第一光刻掩模(未示出)在頂D 38上方形成光刻膠40，并且對該光刻膠40進行圖案化，從而形成開ロ 42。然后，使用經過圖案化的頂D 38作為掩模蝕刻MD 38，使得開ロ 42向下延伸至MD 38中。接下來，在圖3中，去除光刻膠40，形成光刻膠44，并且對該光刻膠44進行圖案化，形成開ロ 46。使用與第一光刻掩模不同的第二光刻掩模實施對光刻膠44的圖案化，并且第一光刻掩模和第二光刻掩模屬于相同的雙圖案化掩模組。然后，去除光刻膠44。圖4示出了金屬線48的形成。形成エ藝可以包括均勻形成擴散阻擋層，該擴散阻擋層可以包含鈦、氮化鈦、鉭、氮化鉭等等。在位于MD 38中的開ロ 42中和46中，以及在MD 38的上方形成擴散阻擋層。接下來，將諸如純(或基本上純的)銅或銅合金的金屬材料填充在開ロ 42 (圖2)和開ロ 46 (圖3)中。然后，實施化學機械拋光(CMP)，從而去除多余的金屬材料，并且保留金屬線48和擴散阻擋層49。因此，完成了金屬層Ml的形成過程。
金屬線48具有最小間距P2，下文中，將該最小間距稱作最小Ml間距P2。最小Ml間距P2可以小于最小柵電極間距Pl。在示例性實施例中，最小Ml間距P2處于約40nm和約SOnm之間，并且例如，可以為64nm，但是可以使用不同間距。金屬層Ml的厚度Tl可以處于約550人和約750人之間，并且在實施例中，可以為約650人。可以意識到，在圖2至圖3中，在限定金屬線48的圖案的過程中，使用兩次光刻膠40和44，并且在光刻膠40/44和MD38上實施兩個相應的圖案化步驟。因此，將金屬線48 (或者相應開ロ 42)的形成稱作2P2Eェ藝。圖5至圖9不出了金屬層M2 (其為位于底部金屬層Ml的正上方的金屬層)的形成和下部通孔的形成。參考圖5，形成ESL 50，然后形成MD 52，該MD 52可以為低k介電層。形成硬掩模54并且對該硬掩模54進行圖案化。硬掩模54可以由氮化硅、氮氧化硅、氮化鈦、氮化鉭等等形成。硬掩模54包括開ロ 55，該開ロ 55在金屬層M2中限定出了金屬線的圖案。在實施例中，如圖6所示，形成光刻膠56并且將該光刻膠56圖案化，從而限定出通孔的圖案。在實施例中，光刻膠56由單層形成。在可選實施例中，光刻膠56由復合層形成，該復合層可以包括底層，由諸如具有羥基或苯基的聚合體的極性材料形成；以及中間層，位于底層上方，其中，中間層可以由類氧化物(oxide-like)光刻膠形成。然后，光刻膠56用于蝕刻MD 52，從而形成開ロ 58。開ロ 58部分延伸至MD 52中，并且開ロ 58的底部位于MD 52的中間。接下來，如圖7所示，去除光刻膠56。然后，例如使用各向異性蝕刻方法，將硬掩模54用于蝕刻MD 52。在圖8中示出了生成的結構。在蝕刻步驟期間，通孔開ロ 58向下延伸，從而暴露出ESL 50。此外，形成溝槽開ロ 60，并且停止在MD 52的中間水平面處。還蝕刻了 ESL 50的暴露部分，并且暴露出了下部金屬線48。還去除硬掩模54。圖9示出了金屬線64和通孔66的形成。形成エ藝可以包括均勻形成導體擴散阻擋層68，以及將諸如基本純的銅或銅合金的金屬材料填充至開ロ 58和60中。在去除多余的金屬材料的CMPエ藝之后，形成金屬線64和通孔66。在通篇描述中，將金屬線64和在與金屬線64相同水平面處的MD 52的部分結合在一起稱作金屬層M2。
可以意識到，在形成金屬層M2和下部通孔66期間，使用單種光刻膠56 (圖6)，并且使用光刻膠56 (圖6)實施一次圖案化步驟。因此，將金屬層M2的形成エ藝稱作IPlEエ藝。在示例性實施例中，在金屬層M2中的最小M2間距P3可以處于約80nm和約IOOnm之間。這種最小間距可能使用IPlEエ藝。此外，最小M2間距P3可以與最小柵電極間距Pl相同(或者，基本上相同)。在實施例中，將如圖9所示的金屬線64用于柵電極24的連接，并且因此，可以將金屬線64與柵電極24對準。因此，即使最小M2間距P3大于最小Ml間距P2，并且該間距P3與最小柵電極間距Pl —樣大，也沒有導致芯片面積損失。金屬層M2的厚度T2可以在約800人和約1200人之間。并且可以大于厚度TI。在示例性實施例中，厚度T2為約120%的Tl和約150%的Tl之間。其中，可以使用單鑲嵌エ藝或者雙鑲嵌エ藝形成MO通孔32，或者，可以使用單鑲嵌エ藝或者雙鑲嵌エ藝連同在底部金屬層(Ml)中的上部金屬線48形成MO通孔32。此外，可以使用單鑲嵌エ藝或者雙鑲嵌エ藝通孔66，或者，可以使用單鑲嵌エ藝或者雙鑲嵌エ藝連同金屬線64形成通孔66及上面的層。
圖10至圖13示出了用于形成金屬層M3和下部通孔的2P2Eエ藝。參考圖10，形成可選的ESL70，然后，形成可以為低k介電層的MD 72。形成硬掩模74并且對其進行圖案化，該硬掩模75可以由與圖5中的硬掩模54基本相同的材料形成。硬掩模74包括開ロ，該開ロ限定出位于金屬層M3中的金屬線的圖案(圖13)。形成光刻膠76并且對其進行圖案化，從而限定出通孔的圖案，該光刻膠76可以由與光刻膠56(圖6)基本相同的材料形成。然后，將光刻膠76用于蝕刻IMD 72，從而形成開ロ 78。開ロ 78部分延伸至MD 72中，并且該開ロ 78的底部位于MD 72的中間水平面處。然后，去除光刻膠76。圖11示出了光刻膠80的形成和圖案化。使用與用在圖10所示的步驟中的光刻掩模(未示出)不同的光刻掩模(未示出)將光刻膠80圖案化，其中，在用于圖10和圖11中所示的步驟的光刻掩模可能屬于相同的雙圖案化掩模組。接下來，蝕刻MD 72，從而形成開ロ 82，該蝕刻停止在與開ロ 78 (圖10)相同的水平面處。然后，去除光刻膠80。接下來，如圖12所示，例如，使用各向異性蝕刻方法，將硬掩模74用于蝕刻至MD72中。在蝕刻步驟期間，開ロ 78和82向下延伸，從而暴露出ESL 70。此外，形成溝槽開ロ84，并且停止在MD 72的中間水平面處。蝕刻ESL 70的暴露部分。圖13示出了金屬線94和通孔96的形成。形成エ藝可以包括均勻形成導體擴散阻擋層98，并且將諸如純(或者，基本上純的)銅或銅合金的金屬材料填充在開ロ 78、82以及84中。在去除多余的金屬材料的CMPエ藝之后，形成金屬線94和通孔96，并且完成了金屬層M3的形成過程。可以發現，在圖10和圖11中，使用兩次光刻膠76和80，并且在光刻膠76和80以及MD 72的上方實施兩次相應的圖案化步驟。因此，金屬線94和通孔96的形成エ藝為2P2Eエ藝。在通篇描述中，將金屬線94和在與金屬線94相同的水平面處的MD 72的部分結合在一起稱作金屬層M3。金屬層M3中的最小M3間距P4可以處于約40nm和約80nm之間，并且在示例性實施例中，可以為約64nm。最小M3間距P4可以小于最小M2間距P3，其中，最小M2間距P3等于最小M3間距P4的約120%和約150%。此外，最小M3間距P4可以與最小Ml間距P2相同(或者基本相同)。因此，由于最小M3間距P4小于最小M2間距P3，因此將如圖13所示的互連結構稱作具有非分層式結構。金屬層M3的厚度T3可以處于約550人和約750 A之間，并且在實施例中，可以為約650人。厚度T3還可以等于，或者基本上等于金屬層Ml的厚度Tl。此外，厚度T2可以大于厚度T3，并且可以等于厚度T3的約120%和約150%。在隨后的エ藝步驟中，形成上部金屬層M4、M5 (未示出)，該上部金屬層M4、M5直到Mtop (最頂部金屬層，未示出)。形成エ藝可以包括IPlEエ藝和2P2Eエ藝。對于金屬層M3至Mtop來說，各個最小間距(包括最小M4間距P5)可以具有分層式結構，其中，上部金屬層的最小間距等于或者大于下層的最小間距。使用雙鑲嵌エ藝形成金屬層M2和M3，其中，使用相同填充エ藝和相同CMPエ藝在金屬層中形成金屬線。因此，雙鑲嵌金屬線和通孔在其間沒有顯著界面。雖然示出了如使用單鑲嵌エ藝所形成的位于金屬層Ml中的金屬線，但是還可以使用2P2E雙鑲嵌エ藝在金屬層Ml中形成金屬線和MO通孔32。エ藝步驟可以與圖10至圖13中示出的エ藝步驟類似。
圖14示出了可選實施例。除了接觸塞100 (例如，該接觸塞可以由鎢形成)替換如在圖13中的MO金屬線28和MO通孔32以外，該實施例基本上與圖13中的相同。除非另有說明，在圖14所示的實施例中的參考標號表示在圖13所示的實施例中的相同元件。用于形成如圖14中的金屬層M1、M2、以及M3的エ藝步驟基本上與圖I至圖13中所示出的相同。在實施例中，通過形成金屬層M2，該金屬層M2具有分別比金屬層M3的最小間距和厚度更大的最小間距和更大的厚度，金屬層M2中的金屬線可以減小電阻，因此，生成的集成電路改進了性能。可以發現，M2的最小間距和厚度的増加沒有導致任何芯片面積損失。此外，對于形成金屬層M2來說，金屬層M2的最小間距的增大可能使用IPlEエ藝，而非2P2Eエ藝。因此，降低了制造成本，并且改進了制造產量。根據實施例，ー種集成電路結構包括半導體襯底，以及位于半導體襯底上方的第
一金屬層。第一金屬層具有第一最小間距。第二金屬層位于第一金屬層上方。第二金屬層具有小于第一最小間距的第二最小間距。根據其他實施例，ー種集成電路結構包括半導體襯底，以及位于半導體襯底上方
的第一金屬層。第一金屬層具有第一厚度。第二金屬層位于第一金屬層上方。第二金屬層具有小于第一厚度的第二厚度。根據另外的其他實施例，ー種方法包括形成第一金屬層和形成第二金屬層。形成第一金屬層的步驟包括在半導體襯底上方形成第一介電層；在第一介電層中形成第一開ロ，其中，使用IPlEエ藝形成位于第一介電層中的所有開ロ ；以及在第一開口中填充第一金屬材料，從而形成第一金屬線。形成第二金屬層的步驟包括在第一金屬層上方形成第二介電層；在第二介電層中形成第二開ロ，其中，使用2P2Eエ藝在第二介電層中形成兩個相鄰開ロ ；并且在第二開ロ中填充第二金屬材料，從而形成第二金屬線。盡管已經詳細地描述了本實施例及其優勢，但應該理解，可以在不背離所附權利要求限定的本實施例的主g和范圍的情況下，做各種不同的改變，替換和更改。而且，本申請的范圍并不僅限于本說明書中描述的エ藝、機器、制造、材料組分、裝置、方法和步驟的特定實施例。作為本領域普通技術人員應理解，通過本發明，現有的或今后開發的用于執行本文所述相應實施例基本相同的功能或獲得基本相同結果的エ藝、機器、制造，材料組分、裝 置、方法或步驟根據本發明可以被使用。因此，所附權利要求應該包括在這樣的エ藝、機器、制造、材料組分、裝置、方法或步驟的范圍內。此外，每條權利要求構成單獨的實施例，并且多個權利要求和實施例的組合在本發明的范圍內。
權利要求
1.一種集成電路結構，包括 半導體襯底； 第一金屬層，位于所述半導體襯底上方，其中，所述第一金屬層具有第一最小間距；以及 第二金屬層，位于所述第一金屬層上方，其中，所述第二金屬層具有小于所述第一最小間距的第二最小間距。
2.根據權利要求I所述的集成電路結構，進一步包括 第三金屬層，位于所述第一金屬層下方；以及 柵電極，位于所述半導體襯底上方，并且位于所述第三金屬層下方，其中，所述柵電極中的至少一些形成晶體管的部分，并且其中，所述第三金屬層具有小于所述第一最小間距并且小于所述柵電極的第四最小間距的第三最小間距，并且其中，所述第一最小間距基本上等于所述第四最小間距。
3.根據權利要求I所述的集成電路結構，其中，所述第一金屬層的第一厚度大于所述第二金屬層的第二厚度，并且 其中，所述第一厚度處于所述第二厚度的約120%和約150%之間。
4.根據權利要求I所述的集成電路結構，其中，所述第一金屬層和所述第二金屬層包括包含銅的金屬線，并且其中，所述第一金屬層和所述第二金屬層中的所述金屬線和相應下部通孔具有雙鑲嵌結構。
5.根據權利要求I所述的集成電路結構，其中，所述第一最小間距處于約SOnm和約IOOnm之間，并且所述第二最小間距處于約40nm和約80nm之間。
6.一種集成電路結構，包括 半導體襯底； 第一金屬層，位于所述半導體襯底上方，其中，所述第一金屬層具有第一厚度；以及第二金屬層，位于所述第一金屬層上方，其中，所述第二金屬層具有小于所述第一厚度的第二厚度。
7.根據權利要求6所述的集成電路結構，其中，所述第一金屬層具有第一最小間距，并且所述第二金屬層具有小于所述第一最小間距的第二最小間距。
8.根據權利要求7所述的集成電路結構，進一步包括 第三金屬層，位于所述第一金屬層下方；以及 柵電極，位于所述半導體襯底上方，并且位于所述第三金屬層下方，其中，所述柵電極中的至少一些形成晶體管的部分，并且其中，所述第三金屬層具有小于所述第一厚度的第三厚度，并且 其中，所述第一最小間距基本上等于所述柵電極的第四最小間距。
9.根據權利要求7所述的集成電路結構，其中，所述第一金屬層和所述第二金屬層包括包含銅的金屬線，并且其中，所述第一金屬層和所述第二金屬層中的所述金屬線和相應下部通孔具有雙鑲嵌結構。
10.一種方法，包括 形成第一金屬層，包括 在半導體襯底上方形成第一介電層；在所述第一介電層中形成第一開口，其中，使用一次光刻膠一次圖案化(IPlE)工藝在所述第一介電層中形成所有開口 ；以及 在所述第一開口中填充第一金屬材料，從而形成第一金屬線；以及 在所述第一金屬層上方形成第二金屬層，其中，形成所述第二金屬層的步驟包括 在所述第一金屬層上方形成第二介電層； 在所述第二介電層中形成第二開口，其中，使用兩次光刻膠兩次圖案化(2P2E)工藝在所述第二介電層中形成兩個相鄰開口； 在所述第二開口中填充第二金屬材料，從而形成第二金屬線； 在形成所述第一金屬層的步驟之前，形成第三金屬層，其中，形成所述第三金屬層的步驟包括 在所述半導體襯底上方形成第三介電層； 在所述第三介電層中形成第三開口，其中，使用兩次光刻膠兩次圖案化(2P2E)工藝在所述第三介電層中形成兩個相鄰開口 ；以及 在所述第三開口中填充第三金屬材料，從而形成第三金屬線。
全文摘要
一種集成電路結構包括半導體襯底，以及位于半導體襯底上方的第一金屬層。第一金屬層具有第一最小間距。第二金屬層位于第一金屬層上方。第二金屬層具有小于第一最小間距的第二最小間距。本發明還提供了一種用于集成電路的非分層式金屬層。
文檔編號H01L23/528GK102820280SQ201210005698
公開日2012年12月12日 申請日期2012年1月9日 優先權日2011年6月10日
發明者魯立忠, 侯元德, 林學仕, 田麗鈞, 陳殿豪 申請人:臺灣積體電路制造股份有限公司