專利名稱：通過使用組合外延生長減少變化的制作方法
技術領域：
本發明涉及一種通過使用組合外延生長減少變化的方案。
背景技術：
為了增強金屬氧化物半導體(MOS)器件的性能，可以在MOS器件的溝道區域中引入應カ以提高載流子遷移率。通常，期望在源扱-漏極(源極至漏扱)方向上在n型MOS (“NM0S”)器件的溝道區域中引入張應力，并且在源極-漏極方向上在p型MOS (“PM0S”) 器件的溝道區域中引入壓縮應力。用于向PMOS器件的溝道區域施加壓縮應力的通用方法為在源極和漏極區域中生長SiGe應激物。這種方法通常包括以下步驟在硅襯底上形成柵極堆疊件；在柵極堆疊件的側壁上形成隔離物；在硅襯底中以及與柵極隔離物相鄰形成凹槽；以及在凹槽中外延地生長SiGe應激物。然后，執行退火。由于SiGe比硅具有更大的晶格常數(latticeconstant)，所以其在退火之后延伸并向對應MOS器件的位于源極SiGe應激物與漏極SiGe應激物之間的溝道區域施加壓縮應力。芯片可以具有不同的區域，它們具有不同的圖樣密度。由于圖樣加載效應，不同區域中SiGe應激物的生長可具有不同的速率。例如，圖1(現有技木)示出了針對邏輯器件區域300和靜態隨機存取存儲器(SRAM)區域400中的PMOS器件的SiGe區域的形成。由于SRAM區域400中PMOS器件的圖樣密度通常大于邏輯區域300中PMOS器件的圖樣密度，并且SiGe區域410的尺寸通常小于SiGe區域310的尺寸，所以SiGe區域410比SiGe區域310生長得快。結果，作為襯底320頂面上方的SiGe區域410的部分高度的高度H2會明顯大于SiGe區域310的高度H1。例如，即使SiGe區域310和410同時形成，高度H2可以大約為20nm，而高度Hl可以僅為大約5nm。通過較大的高度H2和較小的水平尺寸，SiGe區域410可以具有棱錐頂部，頂部的斜面在(111)平面上。這對于隨后的處理步驟(諸如源極和漏極硅化物區域的形成)產生了巨大的問題。

發明內容
為了解決上述問題，根據本發明的ー個方面，提供了ー種方法，包括執行選擇外延生長以形成與半導體襯底的表面相鄰的外延區域，其中，執行選擇外延生長的步驟包括利用在第一生長階段中使用的エ藝氣體的第一 E/G比率執行第一生長階段；以及利用在第二生長階段中使用的エ藝氣體的第二 E/G比率執行第二生長階段，其中，第一 E/G比率小于均勻生長E/G比率，并且第二 E/G比率大于均勻生長E/G比率。該方法還包括在半導體襯底之上形成柵極堆疊件；以及在半導體襯底中以及與柵極堆疊件相鄰地形成凹槽，其中，外延區域包括凹槽中的至少一部分。
該方法還包括在執行選擇外延生長之前，通過用于蝕刻的エ藝氣體對凹槽執行步驟,エ藝氣體包括蝕刻氣體和生長氣體中的至少ー種。其中，在第一生長階段之后執行第二生長階段。該方法還包括在第一生長階段和第二生長階段中的至少ー個之后執行選擇蝕刻階段。其中，在選擇蝕刻階段期間，通過選擇外延生長形成的最大外延半導體區域和最小外延半導體區域均被蝕刻。其中，通過執行選擇外延生長的步驟形成彼此隔離的多個外延半導體區域，其中， 在用于生長的エ藝氣體具有均勻生長E/G比率的生長期間，多個外延半導體區域中的最大外延半導體區域與多個外延半導體區域中的最小外延半導體區域具有基本相同的生長速率。該方法還包括在執行第一生長階段的步驟之前，利用大于均勻生長E/G比率的、用于第三生長階段的エ藝氣體的第三E/G比率執行第三生長階段。其中，用于選擇外延生長的エ藝氣體選自基本由GeH4、HC1、ニ氯硅烷(DCS)以及其組合組成的組，以及其中，使用以下等式計算第一 E/G比率、第二 E/G比率和均勻生長E/G比率E/G 比率=FR HC1/(FR DCS+100XFR GeH4)其中，FRHC1、FR DCS 和 FR GeH4 分別為 HCl、DCS 和 GeH4 的流速。其中，均勻生長E/G比率等于約0. 6。根據本發明的另一方面，提供了ー種方法，包括執行選擇外延生長，以在晶圓的半導體襯底的表面處生長半導體材料，其中，半導體材料形成第一外延區域和大于第一外延區域并與第一外延區域隔離的第二外延區域，以及其中，執行選擇外延生長的步驟包括執行第一生長階段，其中，在第一生長階段中，第一外延區域中半導體材料的第一生長速率大于第二外延區域中半導體材料的第二生長速率；以及執行第二生長階段，其中，在第二生長階段中，第一外延區域中半導體材料的第三生長速率小于第二外延區域中半導體材料的第四生長速率。該方法還包括在晶圓中的半導體襯底之上形成第一柵極堆疊件和第二柵極堆疊件；以及在半導體襯底中以及與第一柵極堆疊件和第二柵極堆疊件相鄰地分別形成第一凹槽和第二凹槽，其中，第一外延區域具有第一凹槽中的至少一部分，以及第二外延區域具有第二凹槽中的至少一部分。其中，第一外延區域是晶圓中的最大外延區域，而第二外延區域是晶圓中的最小外延區域。其中，在第一生長階段期間，使用第一 E/G比率，而在第二生長階段期間，使用第ニ E/G比率，其中，第一 E/G比率大于均勻生長生長-蝕刻(E/G)比率，而第二 E/G比率小于均勻生長E/G比率，以及其中，第一外延區域和第二外延區域在均勻生長E/G比率處具有相同的生長速率。其中，半導體材料為SiGe，以及其中，第一 E/G比率小于0. 6，而第二 E/G比率大于0. 6。其中，第一 E/G比率進ー步大于約0. 1，而第二 E/G比率進ー步小于約1.2。
其中，選擇外延生長還包括選擇蝕刻階段，以及其中，在選擇蝕刻階段期間，從第一外延區域和第二外延區域中蝕刻掉半導體材料。根據本發明的再一方面，還提供了ー種方法，包括在晶圓的半導體襯底之上形成柵極堆疊件；在半導體襯底中以及與柵極堆疊件相鄰地形成凹槽；以及執行選擇外延生長，以使用包括GeH4、HC1、ニ氯硅烷(DCS)的エ藝氣體在凹槽中生長硅鍺(SiGe)，其中，執行選擇外延生長的步驟包括利用在第一生長/蝕刻階段中使用的エ藝氣體的第一生長-蝕刻(E/G)比率執行第一生長/蝕刻階段；以及利用不同于第一 E/G比率的、在第二生長/蝕刻階段中使用的エ藝氣體的第二 E/G比率執行第二生長/蝕刻階段，其中，使用以下等式計算第一 E/G比率和第二 E/G比率E/G 比率=FR HC1/(FR DCS+100XFR GeH4)其中，FR HC1、FR DCS和FR GeH4分別為HCUDCS和GeH4的流速，以及其中，第一 E/G比率小于0. 6，而第二 E/G比率大于0. 6。 其中，在第一生長/蝕刻階段和第二生長/蝕刻階段中，在凹槽中生長SiGe。其中，在第一生長/蝕刻階段中，在凹槽中生長SiGe，而在第二生長/蝕刻階段中，從凹槽中蝕刻SiGe。其中，第二 E/G比率大于約1.5。該方法還包括在執行第一生長/蝕刻階段和第二生長/蝕刻階段的步驟之前，對凹槽執行蝕刻，其中，蝕刻的E/G比率大于約I. 5。根據本發明的另一方面，提供了ー種方法，包括在晶圓中的半導體襯底之上形成第一柵極堆疊件和第二柵極堆疊件；在半導體襯底中以及與第一柵極堆疊件和第二柵極堆疊件相鄰地分別形成第一凹槽和第二凹槽，其中，第一凹槽的面積大于第二凹槽的面積；以及執行選擇外延生長，以在第一凹槽和第二凹槽中生長半導體材料，其中，執行選擇外延生長的步驟包括執行第一生長階段，其中，在第一生長階段中，執行選擇生長以在第一凹槽中生長第一半導體材料，以及同時在第二凹槽中執行選擇蝕刻；和在第一生長階段之后，執行第二生長階段，以在第一凹槽和第二凹槽中同時生長第二半導體材料，其中，在第二生長階段中，第一凹槽中半導體材料的第一生長速率小于第二凹槽中半導體材料的第二生長速率。其中，第一凹槽是晶圓中的最大凹槽，而第二凹槽是晶圓中的最小凹槽。其中，在第一生長階段期間，使用第一 E/G比率，而在第二階段期間，使用第二 E/G比率，其中，第一E/G比率大于均勻生長生長-蝕刻(E/G)比率，而第二E/G比率小于均勻生長E/G比率，以及其中，第一凹槽和第二凹槽在均勻生長E/G比率處具有相同的生長速率。其中，第一半導體材料不同于第二半導體材料。根據本發明的再一方面，還提供了ー種方法，包括在半導體襯底中形成凹槽；執行蝕刻以擴展凹槽，其中，蝕刻的E/G比率大于約
I.5 ;以及在蝕刻的步驟之后，在凹槽中外延地生長半導體區域。


為了更加完整地理解本發明及其優點，現在結合附圖進行以下描述，其中圖I示出了包括PMOS器件的傳統集成結構的形成過程的中間階段的截面圖，其中，不同器件區域中的SiGe應激物由于圖樣加載效應而具有不同的高度；圖2至圖5A、圖7A至圖7F以及圖10和圖11是根據各個實施例的集成結構制造過程中的中間階段的截面圖；圖5B示出了器件區域和形成在器件區域中的凹槽的頂視圖；圖6A示出了作為E/G比率函數的外延區域的生長速率；圖6B示意性示出了作為清除 (erase)-生長(E/G)比率函數的外延區域的生長速率，其中，示出了圖5B所示器件區域100和200中的生長速率；圖8A至圖8D示出了各個生長/蝕刻極端中的示例性E/G比率；以及圖9A至圖9C示出了各個區域中的標準化生長速率。
具體實施例方式以下詳細討論公開實施例的制造和使用。然而，應該理解，實施例提供了許多可在各種具體環境中具體化的可應用發明概念。所討論的具體實施例僅僅是示例性的，而不用于限制本公開的范圍。提供了用于形成具有受應カ的溝道區域的金屬氧化物半導體(MOS)器件的新方法。示出了制造實施例的中間階段。在所有各個示圖和所示實施例中，類似的參考標號用于表示類似的元件。圖2示出了襯底2，其可以為晶圓I的一部分，晶圓I包括器件區域100中的第一部分和器件區域200中的第二部分。在一實施例中，器件區域100是邏輯器件區域，例如，其可以為核心電路區域、輸入/輸出(I/O)電路區域等，而器件區域200為存儲電路區域，其包括諸如靜態隨機存取存儲器(SRAM)単元的存儲單元。因此，在示例性實施例中，器件區域200可以為SRAM區域。在可選實施例中，器件區域100是與器件區域200相比具有較低器件(諸如晶體管)密度的區域。器件區域100中的有源區域101的尺寸可以大于器件區域200中的有源區域201的尺寸(請參照圖5B)。形成淺溝槽隔離(STI) 4來隔離器件區域100和200。襯底2可包括諸如硅的塊狀半導體材料，或者具有諸如絕緣體上硅(SOI)結構的復合結構。包括柵極電介質104和柵電極106的柵極堆疊件102形成在器件區域100中以及襯底2之上。包括柵極電介質204和柵電極206的柵極堆疊件202形成在器件區域200中以及襯底2之上。柵極電介質104和204可以包括硅氧化物或高k材料(例如，具有大于約7的高k值)。柵電極106和206可包括通用的導電材料,諸如摻雜多晶娃、金屬、金屬硅化物、金屬氮化物以及它們的組合。此外，在器件區域100和器件區域200中形成偽柵極堆疊件502。偽柵極堆疊件502包括偽柵極電介質504和偽柵電極506，其中，偽柵電極506可以為電浮置。參照圖3，例如，通過注入p型雜質來形成輕微摻雜漏極/源極(LDD)區域110和210。柵極堆疊件102和202用作掩模，使得LDD區域110和210的內邊緣基本上分別與柵極堆疊件102和202的邊緣對準。參照圖4，形成柵極隔離物116和216以及偽柵極隔離物516。在一個實施例中，柵極隔離物116、216和516的每ー個都包括襯墊氧化物層和襯墊氧化物層之上的氮化物層。在可選實施例中，柵極隔離物116、216和516的姆ー個都可以包括ー層或多層(姆ー個都包括氧化物、氮化硅、氮氧化硅(SiON)和/或其他電介質材料)并且可以使用通用技術(諸如等離子體增強化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、低于大氣壓的化學氣相沉積(SACVD)等)來形成。柵極隔離物116、216和516的形成可以包括覆蓋形成柵極隔離物層，然后執行蝕刻步驟來去除柵極隔離物層的水平部分，使得柵極隔離物層的剩余垂直部分形成柵極隔離物116、216和516。參照圖5A，通過各向同性或各向異性地蝕刻襯底2來形成凹槽118和218。凹槽118和218的深度D可以在大約500 A和大約1000人之間，盡管還可以使用不同的深度D。然而，本領域的技術人員將意識到 ，說明書中引用的尺寸僅僅是實例，并且如果使用不同的形成技術則會發生變化。在一個實施例中，在截面圖中，除了底部是平坦的之外，凹槽118具有矛狀。在隨后的エ藝步驟中，通過選擇外延生長(SEG)在凹槽118和218中外延地生長諸如硅鍺(SiGe)的半導體材料。半導體材料可以具有比硅襯底2大的晶格常數。在進行外延生長的同時，可以摻雜或者不摻雜期望的雜質。在退火之后，SiGe將試圖恢復其晶格常數，因此對所得到的PMOS器件的溝道區域引入壓縮應力。在整個說明書中，SiGe外延區域被可選地稱為SiGe應激物。用于生長SiGe的前體可以包括諸如鍺烷(GeH4,其提供鍺)、ニ氯硅烷(DCS，其提供硅)等的生長氣體。硅前體可包括SiH4、SixHyClz等。此外，可以添加包含硅源的碳(諸如甲基甲硅烷(SiCH3)或SiCxH4J和/或包含鍺烷源的碳(諸如GeCH3或GeCxH4J。引入從HC1、HF、C12和它們的組合中選擇的蝕刻氣體，用于去除在諸如柵極隔離物116和216以及STI區域4的電介質材料上生成的不期望的SiGe部分。可選地，蝕刻氣體包括選自基本上由CxFyHz、CxClyHz、SixFyHz,SixClyHz組成的組中的氣體，其中，值x、y和z表示對應元素的比例。在可選實施例中，代替形成SiGe膜/區域，外延膜可以為摻雜有磷或硼的硅膜/區域(Si :B/Si: P)，其中，將B2H6和PH3摻雜氣體用作前體。蝕刻氣體還具有減小圖樣加載效應的效應。因此，在外延生長期間，生長和蝕刻共存。在實施例的不同外延階段，生長速率可以大于或小于蝕刻速率，因此，對應的凈效應可以為生長或蝕刻。在示例性實施例中，使用室內的低壓化學氣相沉積(LPCVD)來執行選擇外延，其中，氣體的總壓カ可以為大約Itorr (托)和大約200torr之間，或者在大約3torr和50torr之間，并且溫度可以在大約400°C和大約800°C之間。為了確定用于生長SiGe的最佳條件，深蝕刻(etch back)與生長的比率(也被稱為蝕刻-生長比率或E/G比率)可用于定義エ藝條件。E/G比率是深蝕刻氣體(諸如HCl)的部分壓カ與生長氣體(諸如GeH4和DCS)的加權部分壓カ的比率。在使用GeH4、HCl和DCS的示例性實施例中，E/G比率可以表示為E/G 比率=Phcノ (PDCS+100XPGeH4)(等式 I)Phc1、Pdcs和Pmi4分別為HCl、DCS和GeH4的部分壓力。值“100”表示GeH4的估計權重。需要通過實驗來找到GeH4的精確估計權重。可觀察到，GeH4比DCS具有更大的生長效應。換句話說，為了増加生長速率，引入更多的GeH4比引入更多的DCS更加有效。因此，權重100表示GeH4相比DCS更加顯著的效應，盡管實際的權重還可以稍微不同。可選地，E/G比率可以使用エ藝氣體的流速來表示E/G 比率=FR HC1/ (FR DCS+100XFR GeH4)(等式 2)FR HC1、FR DCS 和 FR GeH4 分別為 HC1、DCS 和 GeH4 的流速。值 “ 100” 同樣表示 GeH4的估計權重。需要通過實驗來找到GeH4的精確估計權重。在HCl、DCS和GeH4的恒定溫度和恒定總體積的條件下，等式I和2等效。可選地，如果HCl、DCS和GeH4的溫度和總體積恒定，則使用等式I表示的E/G比率通過簡單地改變將符號“P”變為符號“FR” (或者將符號“FR”變為符號“P”)而變為使用等式2表示的E/G比率(或者從使用等式2表示的E/G比率轉變)。然而，如果溫度和/或總體積不恒定，則使用等式I表示的E/G比率不能夠通過簡單地改變將符號“P”變為符號“FR”(或者將符號“FR”變為符號“P”)而變為使用等式2表示的E/G比率(或者從使用等式2表示的E/G比率轉變)，并且可能需要進ー步的修改，諸如GeH4的估計權重的修改。此外，如果溫度和/或總體積不恒定，則使用等式I計算的E/G比率與使用等式2計算的E/G比率會稍微不同。圖5B示出了器件區域100和200的頂視圖。此外，還示出了區域300。可以從圖5B中的平面交叉線5A-5A得到圖5A所示結構的截面圖。在一個實施例中，圖5A中凹槽118表示其中將生長SiGe的晶圓中的最大凹槽，而凹槽218表示其中將生長SiGe的相同晶圓中的最小凹槽，盡管凹槽118和218可以表示具有其他尺寸的任何凹槽。在示例性實施例中，如圖5B所示，器件區域100中的凹槽118具有大約等于5. Oiim的長度LI和大約等于
0.05 um的寬度Wl。器件區域200中的凹槽218具有大約等于0. 05 y m的長度L2和大約等于0.05iim的寬度W2。凹槽318具有凹槽118和218的尺寸之間的尺寸。在一個實例中，器件區域300中的凹槽318具有大約等于I. Oiim的長度L3和大約等于0. 05iim的寬度W3。期望如果形成在凹槽118和218中的SiGe區域具有基本相同的厚度，則形成在凹槽318中的SiGe區域還具有與形成在凹槽118和218中的SiGe區域相同的厚度。圖6A示出了作為E/G比率的函數的外延區域的生長速率，其中，圖6A中的生長速率反映器件區域200中SiGe的生長。應該理解，當生長速率具有負值吋，生長等效于蝕刻。觀察到，當E/G比率增加時，外延エ藝進入階段A、B、C1、C2、D和E。由于這些階段中的ー些具有凈生長效應且這些階段中的ー些具有凈蝕刻效應，所以階段A、B、Cl、C2、D和E也被稱為生長/蝕刻階段。在圖6B中示出了在不同階段之間確定劃分點Q、R、S、T和U的細節。階段A是具有高生長速率的快速外延區域。然而，利用對應生長形成的所得SiGe的缺陷率在階段A中也比較高。當E/G比率增加以使外延エ藝進入到階段B時，生長速率仍然較高，并且與階段A相比，對應生長SiGe的缺陷率降低。因此，可以使用階段B，而在實施例中不將階段A用于生長SiGe。階段A和B的劃分點為點Q，該點的生長速率最大。在階段Cl中，可以實現平衡生長，其中，由于蝕刻氣體的増加(因此較高的E/G比率)，盡管凈效應仍然是生長，但是蝕刻效應也增加。由于相對較高的蝕刻效應，生長SiGe的質量也較聞。階段C2是平衡的蝕刻階段，其中，由于蝕刻氣體的進ー步增加，蝕刻效應超過生長效應，因此，凈效應為選擇蝕刻。階段D也是生長和蝕刻效應同時存在的選擇蝕刻階段，并且蝕刻效應與階段C2相比進ー步增加。在階段C2和D中，發生自固定(self-pinning)效應，這意味著在這些生長/蝕刻階段，生長SiGe區域的表面具有被固定至諸如(001)平面的穩定晶體表面平面的趨勢。因此，異常生長可以被蝕刻掉，并且生長較快的SiGe區域將比生長較慢的區域蝕刻得更多。由此，可以改善遍及晶圓I的SiGe區域中的厚度均勻性。在階段E中，如果有的話，生長效應可以被忽略，因此，階段E是純蝕刻階段或基本、上為純蝕刻階段。可以在還原大氣(例如，使用99%的氫氣(H2))中使用原位純干蝕刻來實現生長/蝕刻階段E。可以在凹槽118/218/318(圖5A和圖5B)中生長任何SiGe區域之前執行生長/蝕刻階段E，使得硅襯底2被蝕刻，并且凹槽118/218/318的露出表面被固定至包括(111)和(OOl)表面平面的穩定表面。結果，凹槽118/218/318的表面平面之間的角度可以為設置為54. 7度。此外，所得到的MOS器件的有效溝道長度可以通過階段E來調整。通過執行生長/蝕刻階段E，凹槽118/218/318可以在對應的隔離物下方延伸，因此，可以減小所得到的MOS器件的溝道長度。圖6B示意性示出了掲示作為E/G比率的函數的外延的生長速率的實驗結果，其中，示出了在器件區域100和200中SiGe的生長速率。線400示意性示出 了器件區域100中SiGe生長的行為，以及線402示意性示出了器件區域200中SiGe生長的行為。盡管線400和402被示為直線，但它們實際上可以為類似于圖6A所示的曲線。在以下討論的實施例中，假設線400表示晶圓I中最大凹槽(例如，圖5B中的凹槽118)的行為，而線402表示晶圓I中最小凹槽(例如，圖5B中的凹槽218)的行為。線400和402掲示出，當在不同尺寸的凹槽中生長SiGe時，根據凹槽的尺寸，不同凹槽中的生長/或蝕刻行為可以落入不同階段。例如，當E/G比率大于EG3且小于EG4吋，線400處于選擇生長階段，而線402處于選擇蝕刻階段。標出的階段A、B、Cl、C2、D和E實際上為線402的階段，其用于對應晶圓中的最小凹槽。標出參考E/G比率EGl至EG5，以示出階段A、B、C1、C2、D和E之間的劃分點Q、R、S、T和U的對應E/G比率。參照圖6B，階段A和B之間的劃分點為點Q。在階段A中，凹槽118和218中的生長速率較高。階段B和C I之間的劃分點為R，在該點處，凹槽118和218中的生長具有相同的生長速率。因此，參考E/G比率EG2也被稱為均勻E/G比率，并且點R被稱為平衡點。在均勻E/G比率處，具有不同尺寸的所有凹槽都可以具有基本上相同或者至少類似的生長速率。在E/G比率EGl和EG2之間，線400和402都處于選擇生長階段。階段Cl和C2之間的劃分點為點S (對應于EG3)，在該點處，線402從選擇生長階段進入選擇蝕刻階段。然而，線400仍然處于選擇生長階段。階段C2和D之間的劃分點為點T(對應于EG4)，在該點處，線400也從選擇生長階段進入選擇蝕刻階段。階段D和E之間的劃分點為點U(對應于EG5)，在該點處，線400和402都進入基本上純粹的蝕刻階段。由于E/G比率EGl至EG5與外延生長所使用的エ藝相關，所以可以進行試驗來確定E/G比率EGl至EG5的值。在一個實施例中，試驗結果掲示出，在凹槽118(圖5B)具有5iim的長度和0.05iim的寬度、且凹槽218 (圖5B)具有0. 05iim的長度和0. 05 y m的寬度的示例性實施例中，E/G比率EGl、EG2、EG3、EG4 和 EG5 分別大約為 0. 1,0. 6、I. 2、I. 5 和 3. O。圖6B還示意性示出了鍺烷濃度的行為。例如，與從諸如凹槽118的大凹槽生長SiGe的鍺烷濃度相比，從小凹槽(諸如圖5B的器件區域200中的凹槽218)生長SiGe的鍺烷濃度趨向于具有較高的鍺烷濃度。在SiGe區域的選擇蝕刻中，這種趨勢被逆轉，并且與大凹槽相比，可以從小凹槽中去除更多的鍺烷。因此，通過使用階段C I和/或C2來生長SiGe區域，遍及對應芯片/晶圓的鍺烷濃度可以更加均勻，例如，大凹槽和小凹槽之間的差異小于大約I %。通過將圖6B所示的外延生長/蝕刻階段組合為不同的組合，可以減小外延生長中的圖樣加載效應，并且可以改進所得到的外延區域的質量。圖7A至圖7D示出了使用不同組合形成的外延區域。在圖7A至圖7D的討論中，使用エ藝氣體的標準化流速，其中，通過將生長階段B中使用的HCl和DCS的流速除以HCl的流速來執行標準化。通過將生長階段B中的GeH4的流速除以HCl的流速，然后乘以100來執行GeH4的流速的標準化。可以使用等式2來計算E/G比率。例如，假設HCl、DCS和GeH4的流速分別為50sccm、IOOsccm和2sccm,則HC1、DCS和GeH4的標準化流速分別為lx、2x和4x，并且根據等式2的E/G比率為1/6。圖7A示出了分別形成在凹槽118和218 (圖5A和圖5B)中的SiGe區域120和220，其中，使用了第一生長組合。在第一生長組合中，首先利用在階段B(圖6B)中設置的E/G比率來生長SiGe區域120-B和220-B。在示例性實施例中，在區域120-B和220-B的形成期間，HC1.DCS和GeH4的標準化流速分別為lx、2x和2x。因此，根據等式2，E/G比率為 0. 25。接下來，調整エ藝條件，并且增加蝕刻氣體的成分，使得SiGe的生長變為區域120-C1和220-C1的生長。在示例性實施例中，在階段Cl (圖6)期間，HC1、DCS和GeH4的 標準化流速分別為2x、Ix和lx。因此，根據等式2，E/G比率為I。エ藝氣體的流速可以逐漸改變以減小所得到的SiGe區域中成分的突變。圖8A示出了對應于圖7A的示例性E/G比率，其中，E/G比率被示為時間的函數。在一個實施例中，E/G比率隨時間逐漸增加，并且從階段B進入階段Cl。如圖7A所示，在階段B期間，由于階段B中的線402相比于階段B中的線400具有更高的生長速率(圖6B)，所以所得到的SiGe區域220-B具有比SiGe區域120-B的厚度T3更大的厚度Tl。相反，在階段Cl期間，由于階段Cl中的線402與線400相比具有較低的生長速率(圖6B)，所以所得到的SiGe區域220-C1具有比SiGe區域120-C1的厚度T4更小的厚度T2。因此，生長階段B和Cl中的生長速率的差異可以相互補償，因此，SiGe區域120的總厚度T3+T4可以被調整為基本上等于SiGe區域220的總厚度T1+T2。通過調整階段B和/或Cl中的外延エ藝的持續時間和/或階段B和/或Cl中的E/G比率可以實現厚度T1、T2、T3和T4的調整。圖7B示出了分別形成在凹槽118和218 (圖5A和圖5B)中的SiGe區域120和220，其中，使用了第二生長組合。在ニ生長組合中，首先利用在圖6B的階段Cl中設置的對應E/G比率來生長SiGe區域120-C1-1和220-C1-1。在示例性實施例中，在SiGe區域120-C1-1和220-C1-1的形成期間，HC1.DCS和GeH4的標準化流速分別為4x、2x和2x。因此，根據等式2，E/G比率為I. O。接下來，調整エ藝條件，并且減少蝕刻氣體的成分，使得SiGe的生長變為生長區域120-B和220-B，期間E/G比率處于階段B。在示例性實施例中，在用于形成區域120-B和220-B的階段B期間，HC1、DCS和GeH4的標準化流速分別為lx、lx和lx。因此，根據等式2，E/G比率為0. 5。接下來，進ー步調整エ藝條件，并且增加蝕刻氣體的成分，使得SiGe的形成變為利用在圖6B的階段Cl中設置的對應E/G比率形成區域120-C1-2和220-C1-2。在示例性實施例中，在用于形成區域120-C1-2和220-C1-2的階段Cl期間，HCl、DCS和GeH4的標準化流速分別為2x、Ix和lx。因此，根據等式2，E/G比率為1.0。圖SB示出了第二生長組合中的示例性E/G比率輪廓，其中，E/G比率被示為時間的函數。
如圖7B所示，在階段B期間，SiGe區域220-B具有比SiGe區域120-B的厚度更大的厚度。相反，在兩個生長/蝕刻階段Cl期間，所得到的SiGe區域220-C1-1和220-C1-2具有比對應的SiGe區域120-C1-1和120-C1-2的厚度更小的厚度。因此，生長階段B和生長階段Cl中的生長速率的差異可以相互補償，因此，SiGe區域120的總厚度可以被調整為基本上等于SiGe區域220的總厚度。通過調整階段B和/或Cl的持續時間、和/或階段B和/或Cl中的E/G比率，可以實現SiGe區域120和220的厚度的調整。
圖7C示出了分別形成在凹槽118和218 (圖5A和圖5B)中的SiGe區域120和220，其中，使用了第三生長組合。首先利用在階段B中設置的E/G比率來生長SiGe區域120-B和220-B。在示例性實施例中，在用于形成SiGe區域120-B和220-B的階段B期間，HC1.DCS和GeH4的標準化流速分別為IxUx和2x。因此，根據等式2，E/G比率為0. 33。接下來，調整エ藝條件，并且增加蝕刻氣體的成分，使得SiGe的生長變為利用在階段Cl中設置的E/G比率生長SiGe區域120-C1和220-C1。虛線121和221分別示意性示出了 SiGe區域120-C1和220-C1的頂面。在示例性實施例中，在階段Cl期間，HC1、DCS和GeH4的標準化流速分別為2x、Ix和lx。因此，根據等式2，E/G比率為I。可以逐漸改變エ藝氣體的流速，以減小在所得到的SiGe區域中成分的突變。然后，執行生長/蝕刻階段D，以分別從先前生長的SiGe區域120和220中去除SiGe區域的一部分(標記為SiGe區域120-D和220-D)。在示例性實施例中，在階段D期間，HC1、DCS和GeH4的標準化流速分別為4x、lx和lx。因此，根據等式2，E/G比率為2. O。在階段D中，在器件區域100和200中執行選擇蝕刻，因此，SiGe區域120的頂面從位置121減少到位置123，并且SiGe區域220的頂面從位置221減少到位置223。選擇蝕刻減少或基本去除了 SiGe區域120和220的可能異常生長，使得SiGe區域120和220可以具有提高的質量。此外，選擇蝕刻可以減小由于布局或其他エ藝偏移而引起的SiGe區域異常生長。接下來，進ー步調整エ藝條件，并且減少蝕刻氣體的成分，使得SiGe的形成變為利用在階段Cl中設置的E/G比率生長區域120-C1-2和220-C1-2，其中，分別從位置123和223開始生長。在示例性實施例中，在該具體階段Cl期間，HCl、DCS和GeH4的標準化流速分別為2x、Ix和lx。因此，根據等式2，E/G比率為1.0。在生長/蝕刻階段B期間，SiGe區域220的厚度被生長為大于SiGe區域120的厚度。兩個生長/蝕刻階段Cl使得SiGe區域120和220的厚度的差異被部分減小。此外，在生長階段D期間，SiGe區域220的厚度比SiGe區域120減小得更多。因此，階段B、Cl、D和Cl的組合效應可以產生SiGe區域120和220的相同厚度。通過調整階段B、Cl、D和Cl的持續時間、和/或這些階段中的E/G比率可以實現SiGe區域120和220的厚度的調整。圖SC示出了如圖7C所示第三生長組合中的示例性E/G比率輪廓，其中，E/G比率被示為時間的函數。附加實施例可以類似于圖7C所示的實施例，除了執行階段B，然后執行階段D。然而，省略了圖7C中的階段Cl。通過該組合，SiGe區域120和220也可以具有基本相同的厚度。圖7D示出了分別形成在凹槽118和218 (圖5A和圖5B)中的SiGe區域120和220，其中，使用了第四生長組合。在第四生長組合中，首先執行用于純蝕刻階段的階段E，從而改進了凹槽118和218的輪廓，并且凹槽118和218的表面平面被固定至(通過箭頭表示)諸如(OOl)和(111)平面的穩定晶體表面平面。因此，隨后在凹槽118和218中生長的所得到的SiGe區域可以具有改進的質量。在一個實施例中，執行階段D來代替階段E。階段D選擇性地蝕刻凹槽118和218的表面平面，使得凹槽118和218的輪廓被改進。接下來，利用在圖6B的階段B中設置的E/G比率來生長SiGe區域120-B和220-B。在示例性實施例中，在生長/蝕刻階段B期間，HC1.DCS和GeH4的標準化流速分別為lx、Ix和2x。因此，根據等式2，E/G比率為0.33。接下來，調整エ藝條件，并且增加蝕刻氣體的成分，使得SiGe的生長變為利用設 置為階段Cl的E/G比率形成SiGe區域120-C1和220-C1。在示例性實施例中，在階段Cl期間，HC1、DCS和GeH4的標準化流速分別為2x、lx和lx。因此，根據等式2，E/G比率為I。通過調整階段B和/或Cl的持續時間、和/或階段B和/或Cl中的E/G比率可以調整SiGe區域120和220的厚度，使得可以針對遍及對應晶圓的SiGe區域實現均勻的厚度。圖8D示出了如圖7D所示的第四生長組合中的示例性E/G比率輪廓，其中，E/G比率被示為時間的函數。參照圖7E，使用階段Cl中的エ藝條件執行SiGe區域120和220的生長，生長的E/G比率接近于如圖6B所示平衡點R處的E/G比率EG2。所得到的SiGe區域120和220被分別示為120-C1和220-C1。在示例性實施例中，假設用于生長SiGe區域120和220的E/G比率為EG'，差(EG' _EG2)/EG2可以小于約0. 2，并且可以小于約0. I。由于平衡點R是SiGe區域120和220具有相同生長速率的點，E/G比率接近于圖6B中平衡點R處的EG2，所以得到的SiGe區域120和220具有基本相同的厚度。此外，SiGe區域120和220中的鍺烷濃度可以彼此接近。圖7F示出了分別形成在凹槽118和218 (圖5A和圖5B)中的SiGe區域120和220，其中，使用了第五生長組合。在第五生長組合中，首先執行C2階段，使得在凹槽118中執行選擇生長，而在凹槽218中同時執行選擇蝕刻。凹槽218中的蝕刻速率較低。因此，凈效應類似于在凹槽118中生長SiGe區域120，同時在凹槽218中沒有生長SiGe。凹槽118中的對應SiGe 120被稱為SiGe區域120-C2。SiGe區域120-C2的厚度T5與在階段B中隨后執行的SiGe生長的生長速率的差異相關。接下來，利用設置為圖6B的階段B的E/G比率生長SiGe區域120-B和220-B。在示例性實施例中，在生長/蝕刻階段B期間，HC1.DCS和GeH4的標準化流速分別為lx、Ix和2x。因此，根據等式2，E/G比率為0.33。如圖6B所示，在階段B中，SiGe區域120_B(圖7F)的生長速率慢于SiGe區域220-B的生長速率。因此，SiGe區域120-B的厚度T6小于SiGe區域220-B的厚度17。通過在SiGe區域120-B和220-B的生長的進行，SiGe區域120和220的厚度之間的差異變得越來越小，最終，SiGe區域120和220的厚度將相等。在如圖7F所示的上述實施例中，區域120B和220B的材料可以不同于區域120-C2的材料。例如，區域120B和220B的鍺烷濃度可以不同于區域120-C2的鍺烷濃度。可選地，區域120B/220B和120-C2中的一個可以為硅鍺區域，而另一區域可以為硅區域、硅碳區域
坐寸o在生長組合的每ー個中，對應組合中階段的順序可以變為其他可能的組合。還可以理解，圖7A至圖7D示出了各種可能組合的樣本。本領域的技術人員應該意識到，存在各種可用于實現均勻的SiGe生長以及形成具有改進質量的SiGe區域的附加組合。圖9A至圖9C示出了器件區域100、200和300中的標準化SiGe厚度(或者生長SiGe區域中的標準化Ge濃度)。通過使用圖7A至圖7D所示的實施例，如圖9A所示，對于區域100和100來說，可以實現均勻的厚度。當器件區域100中的凹槽118和器件區域200中的凹槽218分別是對應晶圓中的最大和最小的SiGe區域時，對于區域100和200實現均勻的SiGe生長還意味著凹槽尺寸在器件區域100和200的凹槽尺寸之間的任何SiGe區域(器件區域300)也具有與器件區域100和200類似的厚度。因此，橫跨整個晶圓，可以實現SiGe區域的均勻厚度并且可以減小SiGe生長變化。在一些實施例中，會需要如圖9B所示的厚度輪廓，其中，器件區域200中的SiGe區域的厚度小于器件區域100中的SiGe區域的厚度。相反，在一些其他實施例中，會需要如圖9C所示的厚度輪廓，其中，器件區域100中的SiGe區域的厚度可小于器件區域200中的SiGe區域的厚度。例如，可以期望器件區域100和200中的SiGe的厚度具有大約例如10%的差異。這通過應用實施例的教導來實現，并且可以實現如圖9A、圖9B和圖9C所示的厚度輪廓。盡管圖6A至圖8D示出了 SiGe區域的生長，但這種教導可以應用于其他半導體材料(諸如SiC、硅等)的外延生長。因此，可以進行試驗來找到エ藝條件，其包括用于如圖6A和圖6B所示每個生長/蝕刻階段的エ藝氣體和部分壓カ(或流速)。然后，對應于生長/蝕刻階段的エ藝條件可以用于得到生長/蝕刻階段的不同組合。因此，可以實現遍及晶圓的均勻生長以及生長材料中的改進質量。圖10示出了也可以使用選擇外延生長形成的硅蓋或SiGe蓋130和230 (下文也被稱為Si/SiGe蓋、或包含娃的蓋(silicon containing cap))的形成。當在包含娃的蓋中含有鍺時，包含硅的蓋130和230中的鍺原子百分比將分別低于對應的下方SiGe區域120和220中的鍺原子百分比。此外，包含硅的蓋130和230中的鍺原子百分比可以低于大約20%。包含硅的蓋130和230對于源極和漏極硅化物區域的后續形成是有利的，這是因為形成在硅上而不是SiGe上的硅化物的低電阻率。用于形成包含硅的蓋130和230的エ藝氣體可以包括硅烷(SiH4)和HC1。再次，在包含硅的蓋130和230的選擇生長中，存在生長和深蝕刻，而凈效應是生長。還可以在包含硅的蓋130和230上形成刻面。因此，類似于SiGe區域120和220的形成，在包含硅的蓋130和230的選擇生長之后，可以執行任選的選擇深蝕刻以減小圖樣加載效應并改進包含硅的蓋130和230的輪廓。虛線示意性示出了選擇深蝕刻開始時包含硅的蓋130和230的輪廓，而實線示出了選擇深蝕刻之后的包含硅的蓋130和230的輪廓。再次，可以利用對應的選擇生長原位執行包含硅的蓋130和230的選擇深蝕刻。在包含硅的蓋130和230的選擇深蝕刻中，存在生長和深蝕刻，而凈效應為深蝕刻。可以通過調整エ藝條件(諸如増加HCl的部分壓カ和/或減小硅烷的部分壓力)來實現選擇生長到選擇深蝕刻的轉變。圖11示出了硅化物區域134和234、蝕刻停止層(ESL) 36以及接觸插塞140和240的形成。可以通過在包括包含硅的蓋130和230以及柵電極106和206的露出表面的器件 之上沉積諸如鈦、鈷、鎳等的金屬的薄層來形成硅化物區域134和234。然后，加熱晶圓1，這使得無論哪里金屬與硅接觸都發生硅化物反應。在反應之后，在硅和金屬之間形成金屬硅化物的層。通過使用攻擊金屬但不攻擊硅化物的蝕刻劑來選擇性地去除未反應的金屬。此外，沒有形成接觸插塞來連接至偽柵極堆疊件502。ESL 36被覆蓋沉積。可以使用等離子體增強化學氣相沉積(PECVD)來形成ESL36，但是還可以使用其他CVD方法，諸如低壓化學氣相沉積(LPCVD)和熱CVD。接下來沉積層間電介質(ILD) 38。ILD層38可以包括硼磷硅玻璃(BPSG)或其他可應用的材料。ILD層38提供MOS器件與上覆金屬線之間的絕緣。然后，形成接觸插塞140和240，其通過硅化物區域134和234提供到源極/漏極區域和柵電極的通道。在上述實施例中，示出了用于平面器件的SiGe應激物的生長。然而，該教導還可以應用于用于鰭型場效應晶體管(FinFET)的SiGe應激物的生長。エ藝可以包括在半導體鰭(未示出)上形成柵極堆疊件；蝕刻半導體鰭沒有被柵極堆疊件覆蓋的露出部分；以及執行選擇生長，然后執行選擇深蝕刻來形成SiGe應激物。可以通過實施例中的教導來實現エ藝細節，因此，這里不再進行討論。此外，實施例的教導還可以應用于NMOS器件的應激物(諸如SiC應激物)的形成。除用于CMOS器件、雙極結晶體管(BJT)的形成之外，在先前實施例中討論的選擇深蝕刻還可以用于其它器件的形成，諸如太陽能電池、微機電系統(MEMS)器件、微光學結構等。 在上述實施例中，從形成在半導體襯底中的凹槽開始生長外延區域。在一些其他集成電路結構的形成(諸如MEMS器件或微光學結構的形成)中，諸如外延SiGe區域的外延半導體區域可以在半導體襯底或者形成在半導體襯底上方的其他半導體材料的表面上生長，而不是從凹槽內部生長。在這些實施例中，外延半導體區域可以不被形成為源扱/漏極區域，因此，可以不與MOS晶體管的柵極堆疊件相鄰。對應的形成エ藝和材料可以基本上與圖6A至圖9C所示以及在對應實施例的討論中所提供的相同。在實施例中，通過選擇深蝕刻エ藝減小圖樣加載效應，實現了外延區域(諸如SiGe應激物)更加均勻的形成，并且改進了外延區域的輪廓。可以減小或者甚至基本消除外延區域的(111)刻面固定。此外，可利用選擇生長原位執行選擇深蝕刻，由此實現最小的額外成本，并且可以減小SiGe生長變化。根據實施例，ー種方法包括在晶圓中的半導體襯底之上形成柵極堆疊件；在半導體襯底中以及與柵極堆疊件相鄰地形成凹槽；以及執行選擇外延生長以在凹槽中生長半導體材料，從而形成外延區域。執行選擇外延生長的步驟包括利用在第一生長階段中使用的エ藝氣體的第一 E/G比率執行第一生長階段；以及利用不同于第一 E/G比率的、在第二生長階段中使用的エ藝氣體的第二 E/G比率執行第二生長階段。根據其他實施例，ー種方法包括在晶圓中的半導體襯底之上形成第一柵極堆疊件和第二柵極堆疊件；以及在半導體襯底中以及與第一和第二柵極堆疊件相鄰地分別形成第一凹槽和第二凹槽。第一凹槽具有大于第二凹槽的面積。該方法還包括執行選擇外延生長，以在第一凹槽和第二凹槽中生長半導體材料。執行選擇外延生長的步驟包括執行第一和第二生長階段。在第一生長階段中，第一凹槽中半導體材料的第一生長速率大于第二凹槽中半導體材料的第二生長速率。在第二生長階段中，第一凹槽中半導體材料的第三生長速率小于第二凹槽中半導體材料的第四生長速率。根據又ー些實施例，ー種方法包括在晶圓中的半導體襯底之上形成柵極堆疊件；在半導體襯底中以及與柵極堆疊件相鄰地形成凹槽；以及執行選擇外延生長，以使用包括GeH4、HCl和ニ氯硅烷(DCS)的エ藝氣體在凹槽中生長SiGe。執行選擇外延生長的步驟包括利用在第一生長階段中使用的エ藝氣體的第一 E/G比率執行第一生長/蝕刻階段；以及利用不同于第一 E/G比率的、在第二生長階段中使用的エ藝氣體的第二 E/G比率執行第ニ生長/蝕刻階段。使用以下等式計算第一和第二 E/G比率E/G 比率=FR HC1/(FR DCS+100XFR GeH4)其中，FR HC1、FR DCS和FR GeH4分別為HC1.DCS和GeH4的流速，以及其中，第一 E/G比率小于0. 6，而第二 E/G比率大 于0. 6。盡管已經詳細描述了實施例及其優點，但應該理解，在不背離由所附權利要求限定的實施例的精神和范圍的情況下，可以進行各種改變、替換和修改。此外，本申請的范圍不被限于在說明書中描述的エ藝、機器、制造以及物質、裝置、方法和步驟的組合的具體實施例。本領域的技術人員可以容易地根據本公開來理解現有或稍后開發的、與這里描述的對應是私立執行基本相同的功能或實現基本相同的結果的エ藝、機器、制造以及物質、裝置、方法和步驟的組合。因此，所附權利要求用于在它們的范圍內包括這些エ藝、機器、制造以及物質、裝置、方法和步驟的組合。此外，每條權利要求都組成單獨的實施例，并且各個權利要求和實施例的組合都在本公開的范圍內。
權利要求
1.ー種方法，包括 執行選擇外延生長以形成與半導體襯底的表面相鄰的外延區域，其中，執行所述選擇外延生長的步驟包括 利用在第一生長階段中使用的エ藝氣體的第一 E/G比率執行所述第一生長階段；以及利用在第二生長階段中使用的エ藝氣體的第二 E/G比率執行所述第二生長階段，其中，所述第一 E/G比率小于均勻生長E/G比率，并 且所述第二 E/G比率大于所述均勻生長E/G比率。
2.根據權利要求I所述的方法，還包括 在所述半導體襯底之上形成柵極堆疊件；以及 在所述半導體襯底中以及與所述柵極堆疊件相鄰地形成凹槽，其中，所述外延區域包括所述凹槽中的至少一部分。
3.根據權利要求2所述的方法，還包括在執行所述選擇外延生長之前，通過用于蝕刻的エ藝氣體對所述凹槽執行步驟，所述エ藝氣體包括蝕刻氣體和生長氣體中的至少ー種。
4.根據權利要求I所述的方法，其中，在所述第一生長階段之后執行所述第二生長階段。
5.根據權利要求I所述的方法，還包括在所述第一生長階段和所述第二生長階段中的至少ー個之后執行選擇蝕刻階段。
6.根據權利要求5所述的方法，其中，在所述選擇蝕刻階段期間，通過所述選擇外延生長形成的最大外延半導體區域和最小外延半導體區域均被蝕刻。
7.ー種方法，包括 執行選擇外延生長，以在晶圓的半導體襯底的表面處生長半導體材料，其中，所述半導體材料形成第一外延區域和大于所述第一外延區域并與所述第一外延區域隔離的第二外延區域，以及其中，執行所述選擇外延生長的步驟包括 執行第一生長階段，其中，在所述第一生長階段中，所述第一外延區域中半導體材料的第一生長速率大于所述第二外延區域中半導體材料的第二生長速率；以及 執行第二生長階段，其中，在所述第二生長階段中，所述第一外延區域中半導體材料的第三生長速率小于所述第二外延區域中半導體材料的第四生長速率。
8.ー種方法，包括 在晶圓的半導體襯底之上形成柵極堆疊件； 在所述半導體襯底中以及與所述柵極堆疊件相鄰地形成凹槽；以及執行選擇外延生長，以使用包括GeH4、HC1、ニ氯硅烷(DCS)的エ藝氣體在所述凹槽中生長硅鍺(SiGe)，其中，執行所述選擇外延生長的步驟包括 利用在第一生長/蝕刻階段中使用的エ藝氣體的第一生長-蝕刻(E/G)比率執行所述第一生長/蝕刻階段；以及 利用不同于所述第一 E/G比率的、在第二生長/蝕刻階段中使用的エ藝氣體的第二 E/G比率執行所述第二生長/蝕刻階段，其中，使用以下等式計算所述第一 E/G比率和所述第ニ E/G比率E/G 比率=FR HC1/(FR dcs+100XFR GeH4) 其中，FR HC1、FR DCS和FR GeH4分別為HC1.DCS和GeH4的流速，以及其中，所述第一 E/G比率小于0. 6，而所述第二 E/G比率大于0. 6。
9.ー種方法，包括 在晶圓中的半導體襯底之上形成第一柵極堆疊件和第二柵極堆疊件； 在所述半導體襯底中以及與所述第一柵極堆疊件和所述第二柵極堆疊件相鄰地分別形成第一凹槽和第二凹槽，其中，所述第一凹槽的面積大于所述第二凹槽的面積；以及執行選擇外延生長，以在所述第一凹槽和所述第二凹槽中生長半導體材料，其中，執行所述選擇外延生長的步驟包括 執行第一生長階段，其中，在所述第一生長階段中，執行選擇生長以在所述第一凹槽中生長第一半導體材料，以及同時在所述第二凹槽中執行選擇蝕刻；和 在所述第一生長階段之后，執行第二生長階段，以在所述第一凹槽和所述第二凹槽中同時生長第二半導體材料，其中，在所述第二生長階段中，所述第一凹槽中半導體材料的第一生長速率小于所述第二凹槽中半導體材料的第二生長速率。
10.ー種方法，包括 在半導體襯底中形成凹槽； 執行蝕刻以擴展所述凹槽，其中，蝕刻的E/G比率大于約I. 5 ;以及 在蝕刻的步驟之后，在所述凹槽中外延地生長半導體區域。
全文摘要
本發明公開了一種通過使用組合外延生長減少變化的方案，其中具體公開了一種用于形成半導體結構的方法，包括在晶圓中的半導體襯底之上形成柵極堆疊件；在半導體襯底中以及與柵極堆疊件相鄰地形成凹槽；以及執行選擇外延生長以在凹槽中生長半導體材料，從而形成外延區域。執行選擇外延生長的步驟包括利用在第一生長階段中使用的工藝氣體的第一E/G比率執行第一生長階段；以及利用不同于第一E/G比率的、在第二生長階段中使用的工藝氣體的第二E/G比率執行第二生長階段。
文檔編號H01L21/336GK102646596SQ20121000819
公開日2012年8月22日 申請日期2012年1月10日 優先權日2011年2月18日
發明者李啟弘, 李資良, 林逸宏, 鄭有宏 申請人:臺灣積體電路制造股份有限公司