一種pmos晶體管及其制備方法
【專利摘要】本發明提供一種PMOS晶體管及其制備方法，本發明形成PMOS晶體管的源極區域和漏極區域時采用依次外延生長第一應力調節層、第二應力調節層及應力保持層的方法，其中，第一應力調節層及第二應力調節層的晶格常數依次增大；在外延第二應力調節層時采用晶格常數比Ge元素更大的元素進行摻雜，使第二應力調節層形成絕大部分的源極區域和漏極區域，為溝道提供更大的壓應力，使其具有更高的載流子遷移率，提高器件工作電流；第二應力調節層與襯底之間的第一應力調節層作為應力緩沖層，降低二者之間過大的晶格失配引起的缺陷；本發明采用相互間隔的第一、第二應力調節層構成三明治結構，進一步降低第二應力調節層與襯底之間過大的晶格失配引起的缺陷。
【專利說明】—種PMOS晶體管及其制備方法
【技術領域】
[0001]本發明屬于半導體器件【技術領域】，涉及一種晶體管及其制備方法，特別是涉及一種PMOS晶體管及其制備方法。
【背景技術】
[0002]在未來的一段時間內，硅基互補式金屬氧化物半導體(CMOS)晶體管是現代邏輯電路中的基本單元，其中包含PMOS與NMOS，而每一個PMOS或NMOS晶體管都位于摻雜井上，且都由柵極(Gate)兩側襯底中P型或η型源極區、漏極區以及源極區與漏極區間的溝道(Channel)構成。
[0003]現有的半導體技術中，形成晶體管的方法一般為:提供硅基底，在硅基底中形成阱區以及隔離結構；在硅基底表面上依次形成柵介質層和柵極；在柵介質層和柵極周圍形成側墻；以側墻、柵介質和柵極為掩膜對硅基底進行離子注入形成源極和漏極，源極和漏極之間的阱區即為溝道區。
[0004]隨著半導體技術的發展，集成電路中器件的特征尺寸越來越小。當互補式金屬氧化物半導體的制作工藝進展至微米級之后，由于源極/漏極區之間的溝道隨之變短，當溝道區的長度減小到一定值時，會產生短溝道效應(Short Channel Effect)與熱載流子效應(Hot Carrier Effect)并進而導致元件無法運作。換言之，由于短溝道效應的存在會影響器件的性能，因此也就阻礙了集成電路中器件特征尺寸的進一步縮小。
[0005]為了避免短溝道效應與熱載流子效應的發生，微米級與以下制作工藝的CMOS的源極/漏極設計上會采用輕摻雜漏極(Lightly Doped Drain, LDD)結構,亦即在柵極結構下方鄰接源極/漏極區的部分形成深度較淺，且摻雜型態與源極/漏極區相同的低摻雜區，以降低溝道區的電場。
[0006]當如研究集成電路基礎技術的目標在于獲得更聞的單兀集成度、更聞的電路速度、更低的單位功能的功耗和單位功能成本。在器件尺寸等比縮小的過程中，更高的集成度與工作頻率意味著更大的功耗，減小電源電壓VDD是減小電路功耗的一般選擇，但VDD的降低會導致器件的驅動能力和速度下降。減小閾值電壓、減薄柵介質厚度可提高器件的電流驅動能力，但同時會導致亞閾值漏電流和柵極漏電流的增加，從而增大靜態功耗，這就是目前IC面臨的“功耗-速度”困境。
[0007]提高器件溝道遷移率是解決上述困境的關鍵。在溝道遷移率大幅度提升的基礎上，一方面可以采用較低的VDD和較高的閾值漏電壓，同時又可以保證器件有足夠的電流驅動能力和速度。
[0008]已知，在N型金屬氧化物半導體場效應晶體管(NM0SFET)的溝道中引入張應力可以提升NM0SFET的溝道遷移率，在P型金屬氧化物半導體場效應晶體管(PM0SFET)的溝道中引入壓應力可以提升PM0SFET的溝道遷移率。
[0009]目前的應變硅技術主要分為全局應變和局部應變。全局應變技術是指應力由襯底產生的，且可以覆蓋所有制作在襯底上的晶體管區域，這種應力通常是雙軸的。可產生全局應變的材料包括絕緣層上鍺娃(SiGe on Insulator, SG0I),鍺娃虛擬襯底(SiGe virtualsubstrate)等。局部應變技術通常只在半導體器件的局部向半導體溝道區域施加應力。局部應變技術主要有源漏區嵌入鍺硅(SiGe)或碳化硅(SiC)，雙應力層(Dual StressLayers, DSL)和淺槽隔離(Shallow Trench Isolation, STI)等。全局應變制造復雜，成本較高，局部應變與傳統CMOS制造工藝具有良好的兼容性且制造方法簡單，從而在提高半導體器件性能時只需增加少量成本，因此受到業界廣泛的應用。
[0010]對于PMOS晶體管來說，嵌入式鍺硅(SiGe)技術能有效提高空穴遷移率，從而提高PMOS晶體管的性能。所謂嵌入式鍺硅技術是指在緊鄰PMOS晶體管溝道的硅襯底中形成SiGe外延層，SiGe外延層會對溝道產生壓應力，從而提高空穴的遷移率。
[0011]但是，為了實現在更小尺寸的器件中進一步提高載流子遷移率的目的，則需要尋求對器件溝道增強應力方面新的突破。

【發明內容】

[0012]鑒于以上所述現有技術的缺點，本發明的目的在于提供一種PMOS晶體管及其制備方法，本發明解決的技術問題是進一步增強器件中源極區域及漏極區域對溝道產生的壓應力，從而進一步提高溝道中載流子遷移率，以增加器件的工作電流。
[0013]為實現上述目的及其他相關目的，本發明提供一種PMOS晶體管的制備方法，所述制備方法至少包括以下步驟:提供一半導體襯底，在預制備PMOS晶體管的半導體襯底頂部形成包括源極區域、漏極區域及溝道區域的有源區，且所述源極區域和漏極區域對所述溝道區域施加壓 應力；其中，制備所述源極區域和漏極區域的具體步驟為:
[0014]I)在所述襯底頂部預制備所述源極區域和漏極區域的位置分別形成溝槽；
[0015]2)在所述溝槽中，先外延生長第一應力調節層，而后外延生長第二應力調節層，其中，所述的襯底、第一應力調節層及第二應力調節層的晶格常數依次增大；
[0016]3)重復步驟2) η次，η為整數且大于等于O ;
[0017]4)當所述第二應力調節層的上表面與所述襯底的上表面在同一平面上時，在所述填充有第一應力調節層和第二應力調節層的溝槽上表面外延生長應力保持層，其中，所述應力保持層的材料與所述的第一應力調節層或第二應力調節層的材料一致。
[0018]可選地，所述步驟3)中η大于等于I時，使外延生長在所述溝槽中的第一應力調節層及第二應力調節層相互間隔以形成三明治結構。
[0019]可選地，所述步驟2)中外延生長第一應力調節層和/或第二應力調節層時還同時通入含B元素的氣體，以形成摻雜有B元素的第一應力調節層和/或第二應力調節層。
[0020]可選地，所述應力保持層的厚度為l(T20nm。
[0021]可選地，所述第一應力調節層的厚度為2~10nm。
[0022]可選地，位于兩個第一應力調節層之間的第二應力調節層的厚度為2(T30nm。
[0023]可選地，所述襯底材料為S1、SihCx或Si1^GeyCx的任意一種，其中，X的范圍為
0.01~0.1，y的范圍為0.1~0.3 ;所述第一應力調節層為SiGe層；所述第二應力調節層為SiSn層或SiPb層。
[0024]本發明還提供一種PMOS晶體管，所述PMOS晶體管至少包括:
[0025]形成有溝道區域、源極區域及漏極區域的有源區，且所述源極區域和漏極區域對所述溝道區域施加壓應力，所述源極區域和漏極區域形成在半導體襯底頂部；
[0026] 所述源極區域和漏極區域包括應力保持層及位于所述應力保持層下的m組依次疊加的第一應力調節層和形成在所述第一應力調節層上的第二應力調節層，其中，m為整數且大于等于1，且所述的襯底、第一應力調節層及第二應力調節層的晶格常數依次增大，所述應力保持層的材料與所述的第一應力調節層或第二應力調節層的材料一致。
[0027]可選地，m大于等于2時，相互間隔的第一應力調節層和第二應力調節層構成的三明治結構。
[0028]可選地，所述第一應力調節層和/或第二應力調節層中含有B摻雜元素。
[0029]可選地，所述應力保持層的厚度為l(T20nm。
[0030]可選地，所述第一應力調節層的厚度為2~10nm。
[0031]可選地，位于兩個第一應力調節層之間的第二應力調節層的厚度為2(T30nm。
[0032]可選地，所述襯底材料為S1、SihCx或Si1^GeyCx的任意一種，其中，X的范圍為
0.01-0.1，y的范圍為0.1-0.3 ;所述第一應力調節層為SiGe層；所述第二應力調節層為SiSn層或SiPb層。
[0033]如上所述，本發明的一種PMOS晶體管及其制備方法，具有以下有益效果:為了進一步提高PMOS晶體管中源極區域和漏極區域對溝道的壓應力，則本發明在源極區域和漏極區域外延生長時，采用原子量及晶格常數比Ge元素更大的、且與襯底為同一族的Sn元素或Pb元素來代替Ge元素進行摻雜，因此，從PMOS晶體管中源極區域和漏極區域對溝道產生壓應力的角度而言，與現有技術中采用單純的SiGe作為源極區域和漏極區域相比較，本發明采用晶格常數大于SiGe的第二應力調節層形成絕大部分的源極區域和漏極區域，能夠為溝道提供更大的壓應力，進一步實現溝道中更高的載流子遷移率，進而提高器件的工作電流；另外，本發明在第二應力調節層與襯底之間形成有第一應力調節層作為應力緩沖層，以降低第二應力調節層與襯底之間過大的晶格失配而引起的缺陷；同時，本發明采用應力保持層對在源極區域和漏極區域中外延生長的第一、第二應力調節層進行應力保持，避免源極區域和漏極區域應力釋放；進一步，本發明的源極區域和漏極區域，還采用相互間隔的第一、第二應力調節層構成的三明治結構，在進一步降低第二應力調節層與襯底之間由于過大的晶格失配而引起的缺陷的同時，保證了本發明的三明治結構的源極區域和漏極區域與現有技術相比較能夠為溝道提供較大的壓應力。
【專利附圖】

【附圖說明】
[0034]圖1至圖4顯示為本發明實施例一中一種PMOS晶體管的制備方法各步驟的結構示意圖，其中，圖4顯示為該制備方法形成的PMOS晶體管的結構示意圖。
[0035]圖5至圖7顯示為本發明實施例二中一種PMOS晶體管的制備方法各步驟的結構示意圖，其中，圖7顯示為該制備方法形成的PMOS晶體管的結構示意圖。
[0036]元件標號說明
[0037]I 襯底
[0038]2 溝槽
[0039]3 柵介質層
[0040]4 柵極[0041]5源極區域、漏極區域
[0042]51第一應力調節層
[0043]52第二應力調節層
[0044]53應力保持層
【具體實施方式】
[0045]以下通過特定的具體實例說明本發明的實施方式，本領域技術人員可由本說明書所揭露的內容輕易地了解本發明的其他優點與功效。本發明還可以通過另外不同的【具體實施方式】加以實施或應用，本說明書中的各項細節也可以基于不同觀點與應用，在沒有背離本發明的精神下進行各種修飾或改變。
[0046]請參閱圖1至圖7。需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發明的基本構想，遂圖式中僅顯示與本發明中有關的組件而非按照實際實施時的組件數目、形狀及尺寸繪制，其實際實施時各組件的型態、數量及比例可為一種隨意的改變，且其組件布局型態也可能更為復雜。
[0047]對于PMOS晶體管來說，嵌入式鍺硅(SiGe)技術能有效提高空穴遷移率，從而提高PMOS晶體管的性能。所謂嵌入式鍺硅技術是指在緊鄰PMOS晶體管溝道的硅襯底中形成SiGe外延層，SiGe外延層會對溝道產生壓應力，從而提高空穴的遷移率。
[0048]但是，為了實現在 更小尺寸的器件中進一步提高載流子遷移率的目的，則需要尋求對器件溝道增強應力方面新的突破。
[0049]有鑒于此，本發明提供了一種PMOS晶體管的制備方法，至少包括以下步驟:提供一半導體襯底，在預制備PMOS晶體管的半導體襯底頂部形成包括源極區域、漏極區域及溝道區域的有源區，且所述源極區域和漏極區域對所述溝道區域施加壓應力；其中，制備所述源極區域和漏極區域的具體步驟為:I)在所述襯底頂部預制備所述源極區域和漏極區域的位置分別形成溝槽；2)在所述溝槽中，先外延生長第一應力調節層，而后外延生長第二應力調節層，其中，所述的襯底、第一應力調節層及第二應力調節層的晶格常數依次增大；3)重復步驟2)n次，η為整數且大于等于O ;4)當所述第二應力調節層的上表面與所述襯底的上表面在同一平面上時，在所述填充有第一應力調節層和第二應力調節層的溝槽上表面外延生長應力保持層，其中，所述應力保持層的材料與所述的第一應力調節層或第二應力調節層的材料一致。
[0050]本發明在外延生長第二應力調節層時采用晶格常數比Ge元素更大的元素進行摻雜，使第二應力調節層形成絕大部分的源極區域和漏極區域，為溝道提供更大的壓應力，使其具有更高的載流子遷移率，進而提高器件的工作電流；第二應力調節層與襯底之間形成的第一應力調節層作為應力緩沖層，以降低二者之間過大的晶格失配而引起的缺陷；同時，本發明采用應力保持層對在源極區域和漏極區域中外延生長的第一、第二應力調節層進行應力保持，避免源極區域和漏極區域應力釋放；本發明的源極區域和漏極區域還采用相互間隔的第一、第二應力調節層構成的三明治結構，進一步降低第二應力調節層與襯底之間過大的晶格失配而引起的缺陷。
[0051]實施例一
[0052]如圖1至圖4所示，本發明提供一種PMOS晶體管的制備方法，所述制備方法至少包括以下步驟:提供一半導體襯底1，在預制備PMOS晶體管的襯底I頂部形成包括源極區域、漏極區域及溝道區域的有源區，且所述源極區域和漏極區域對所述溝道區域施加壓應力；其中，制備所述源極區域和漏極區域的具體步驟為:
[0053]首先執行步驟I)，如圖1所示，在所述襯底I頂部預制備所述源極區域和漏極區域的位置分別形成溝槽2，其中，所述溝槽2的截面的形狀不限，可為圓形或sigma形狀等，在本實施例中，溝槽2的截面形狀如圖1所示。需要指出的是，圖1中，位于所述溝槽2之間且形成于襯底I表面的為柵介質層3及柵極4。
[0054]需要說明的是，所述襯底I的材料為S1、SihCx，SinyGeyCx，其中，x的范圍為
0.01-0.1，y的范圍為0.1-0.3。在本實施例一中，所述襯底I為體硅襯底，但并不局限于此，在另一實施例中，當襯底材料為硅時，所述襯底還可以為具有絕緣埋層的半導體襯底中的頂層硅。接著執行步驟2)。
[0055]在步驟2)中，如圖2及圖3所示，在所述溝槽2中，先外延生長第一應力調節層51，而后外延生長第二應力調節層52，其中，所述的襯底1、第一應力調節層51及第二應力調節層52的晶格常數依次增大；所述第一應力調節層51為SiGe層，所述第二應力調節層52為SiSn層或SiPb層；所述第一應力調節層的厚度為2~IOnm ;外延生長第一應力調節層51和/或第二應力調節層52時還同時通入含B元素的氣體，以形成摻雜有B元素的第一應力調節層51和/或第二應力調節層52，以降低所述源極區域和漏極區域的電阻。
[0056]在本實施例一中，所述第一應力調節層51為SiGe層，所述第二應力調節層52為SiSn層。本實施例一中，溫度為50(T80(TC時，在所述襯底I (Si)的溝槽2中外延生長第一應力調節層51，同時采用與襯底I (Si)為同一族的Ge元素進行摻雜生長，其中，該含Ge的摻雜源流量為0.1slm~1.0slm,通入時間為IOmin~30min ;進一步,在上述外延生長過程中，還通入含B元素的氣體，以形成摻雜有B元素的第一應力調節層51(SiGe)，以降低所述第一應力調節層51的電阻，在本實施例一中，所述第一應力調節層51 (SiGe)的厚度優選為6nm ;而后溫度為50(T80(rC時，在所述第一應力調節層51上繼續外延生長第二應力調節層52，采用原子量及晶格常數比Ge元素更大的、且與襯底(Si)為同一族的Sn元素來代替Ge兀素進行摻雜,其中，該含Sn的摻雜源流量為0.1slnTl.0slm,通入時間為IOmin~60min,同時在外延生長過程中，還同時通入含B元素的氣體，以形成摻雜有B元素的第二應力調節層52 (SiSn)，以降低所述第二應力調節層52的電阻。需要說明的是，在另一實施例中，當所述第二應力調節層為SiPb時，則采用Pb元素來代替Ge元素進行摻雜。
[0057]需要指出的是，由于Sn原子量及晶格常數比Ge元素更大，因此本實施例中，所述第二應力調節層52 (SiSn)比所述第一應力調節層51 (SiGe)對溝道區域的壓應力更大，進一步實現溝道中更高的載流子遷移率，進而提高器件的工作電流；不過，外延生長時，若原子晶格失配過大，則外延層會產生裂痕，形成過多的缺陷，不僅影響外延的效果，而且造成源極、漏極區域的PN結位置處缺陷很大，造成器件漏電流增加，因此，在所述溝槽2中外延生長所述第二應力調節層52 (SiSn)之前，先在所述襯底(Si)上外延生長所述第一應力調節層51 (SiGe)，使所述第一應力調節層51 (SiGe)作為為應力緩沖層形成于所述第二應力調節層52 (SiSn)和襯底I (Si)之間，以降低所述第二應力調節層52 (SiSn)與襯底
(Si)之間過大的晶格失配而引起的缺陷，從而避免器件漏電流增大；進一步，所述第一應力調節層51 (SiGe)限制為2~10nm厚度的薄層，以保證在第一應力調節層51和第二應力調節層52的復合層中，所述第二應力調節層52占的比重遠大于所述第一應力調節層51所占的比重，從而使所述復合層在增強壓應力方面比傳統單純使用SiGe的效果更明顯。接著執行步驟3)。
[0058]在步驟3)中，重復步驟2) η次，η為整數且大于等于O ;所述步驟3)中η大于等于I時，使外延生長在所述溝槽2中的第一應力調節層及第二應力調節層相互間隔以形成三明治結構；位于兩個第一應力調節層51之間的第二應力調節層52的厚度為2(T30nm。在本實施例一中，所述η為0，則在所述溝槽2中，所述第一應力調節層51和第二應力調節層52各外延生長一層。需要指出的是，當η大于O時的具體情況請參閱實施例二。接著執行步驟4)。
[0059]在步驟4)中，如圖4所示，當外延生長所述第二應力調節層52的上表面與所述襯底I的上表面在同一平面上時，在所述填充有第一應力調節層51和第二應力調節層52的溝槽2上表面外延生長應力保持層53，從而在所述襯底I中形成包含有第一應力調節層51、第二應力調節層52及應力保持層53的源極區域5和漏極區域5。其中，所述應力保持層53的材料與所述的第一應力調節層51或第二應力調節層52的材料一致，換言之，外延生長應力保持層53時也可同時通入含B元素的氣體，以形成摻雜有B元素的應力保持層53，以降低所述應力保持層53的接觸電阻；所述應力保持層53的厚度為l(T20nm。
[0060]需要說明的是，本發明采用應力保持層53對在源極區域和漏極區域中外延生長的第一應力調節層51和第二應力調節層52進行應力保持，避免所述源極區域和漏極區域應力釋放。 [0061]在本實施例一中，所述應力保持層53的材料為含B摻雜元素的SiGe，其與所述第一應力調節層51的材料保持一致，且所述應力保持層53的厚度優選為15nm。
[0062]如圖4所示,本發明還提供一種PMOS晶體管,所述PMOS晶體管至少包括:形成有溝道區域、源極區域及漏極區域的有源區，且所述源極區域和漏極區域對所述溝道區域施加壓應力，所述源極區域和漏極區域形成在半導體襯底I頂部。
[0063]所述源極區域5和漏極區域5包括應力保持層53及位于所述應力保持層53下的m組依次疊加的第一應力調節層51和形成在所述第一應力調節層51上的第二應力調節層52，其中，m為整數且大于等于1，且所述的襯底1、第一應力調節層51及第二應力調節層52的晶格常數依次增大，所述應力保持層53的材料與所述的第一應力調節層51或第二應力調節層52的材料一致邱大于等于2時，相互間隔的第一應力調節層51和第二應力調節層52構成的三明治結構，其中，所述源極區域5和漏極區域5最下層的為第一應力調節層51，與所述應力保持層53相接觸的為第m組第二應力調節層52，此時，位于兩個第一應力調節層51之間的第二應力調節層52的厚度為2(T30nm ;所述襯底I的材料為S1、Si1^xCx,SinyGeyCx，其中，X的范圍為0.1-0.1，y的范圍為0.1-0.3 ;所述第一應力調節層51為SiGe層；所述第二應力調節層52為SiSn層或SiPb層；所述第一應力調節層51和/或第二應力調節層52中含有B摻雜元素，由于所述應力保持層53的材料與所述的第一應力調節層51或第二應力調節層52的材料一致，則所述應力保持層53中也可以含有B摻雜元素；所述第一應力調節層的厚度為2~10nm ;所述應力保持層的厚度為l(T20nm。
[0064]需要指出的是，所述第m組第二應力調節層52的上表面與襯底I的上表面形成一平面，且所述應力保持層53位于該平面上。[0065]在本實施例一中，如圖4所示，所述源極區域5和漏極區域5中，m取值為1，換言之，所述源極區域5和漏極區域5包括應力保持層53及位于所述應力保持層53下的一層第一應力調節層51和形成在所述第一應力調節層51上的一層第二應力調節層52，且該第二應力調節層52的上表面與襯底I的上表面形成一平面，且所述應力保持層53位于該平面上；所述襯底I為體硅襯底，但并不局限于此，在另一實施例中，當襯底材料為硅時，所述襯底還可以為具有絕緣埋層的半導體襯底中的頂層硅；所述第一應力調節層51為SiGe，優選的厚度為6nm ;所述第二應力調節層52為SiSn層；所述第一應力調節層51和第二應力調節層52中含有B摻雜元素；所述應力保持層53的材料為SiGe，其與所述第一應力調節層51的材料保持一致，此時所述應力保持層53為含有B摻雜元素的SiGe，且所述應力保持層53的厚度優選為15nm。需要指出的是，m值大于等于2的具體情況請參閱實施例二。
[0066]本發明一種PMOS晶體管及其制備方法，為了進一步提高PMOS晶體管中源極區域和漏極區域對溝道的壓應力，則本發明在源極區域和漏極區域外延生長時，采用原子量及晶格常數比Ge元素更大的、且與襯底為同一族的Sn元素或Pb元素來代替Ge元素進行摻雜，因此，從PMOS晶體管中源極區域和漏極區域對溝道產生壓應力的角度而言，與現有技術中采用單純的SiGe作為源極區域和漏極區域相比較，本發明采用晶格常數大于SiGe的第二應力調節層形成絕大部分的源極區域和漏極區域，能夠為溝道提供更大的壓應力，進一步實現溝道中更高的載流子遷移率，進而提高器件的工作電流；另外，本發明在第二應力調節層與襯底之間形成有第一應力調節層作為應力緩沖層，以降低第二應力調節層與襯底之間過大的晶格失配而引起的缺陷；同時，本發明采用應力保持層對在源極區域和漏極區域中外延生長的第一、第二應力調節層進行應力保持，避免源極區域和漏極區域應力釋放；進一步，本發明的源極區域和漏極區域，還采用相互間隔的第一、第二應力調節層構成的三明治結構，在進一步降低第二應力調節層與襯底之間由于過大的晶格失配而引起的缺陷的同時，保證了本發明的三明治結構的源極區域和漏極區域與現有技術相比較能夠為溝道提供較大的壓應力。
[0067]實施例二
[0068]實施例二與實施例一的技術方案基本相同，不同之處僅在于，實施例一中制備方法的步驟3)中重復步驟2)n次，η取值為O ;實施例一中PMOS晶體管的所述源極區域和漏極區域中，m組第一應力調節層和第二應力調節層的m取值為I ;在本實施例二的制備方法中，步驟3)為重復步驟2) η次，η取值為大于O的整數；本實施例二的PMOS晶體管的所述源極區域和漏極區域中，m組第一應力調節層和第二應力調節層的m取值大于等于2，且m為整數。本實施例二中與實施例一的相同之處，在此不再 贅述，相關相同之處的具體描述請參閱實施例一。
[0069]如圖5至圖7所示，本發明提供一種PMOS晶體管的制備方法，所述制備方法的技術方案與實施例一中基本相同，其中，本實施例二的制備所述源極區域和漏極區域的具體步驟中，步驟I)及步驟2)的相關描述請參閱實施例一，在此不再一一贅述。接著執行步驟3)。
[0070]在步驟3)中，重復步驟2)n次，η為整數且大于等于O ;所述步驟3)中η大于等于I時，使外延生長在所述溝槽2中的第一應力調節層51及第二應力調節層52相互間隔以形成三明治結構；位于兩個第一應力調節層51之間的第二應力調節層52的厚度為2(T30nm。[0071]在本實施例二中，如圖5及圖6所示，η取值為1，則步驟3)為重復步驟2)—次，從而在所述溝槽2中，所述第一應力調節層51和第二應力調節層52各外延生長兩層，且所述第一應力調節層51及第二應力調節層52相互間隔形成三明治結構；所述第一應力調節層5的厚度為2?10nm，優選為6nm ;位于兩個第一應力調節層51之間的第二應力調節層52的優選厚度為25nm。
[0072]需要指出的是，本實施例二的三明治結構的源極區域5和漏極區域5中，不僅在第二應力調節層52 (SiSn)和襯底(Si)之間形成有第一應力調節層51 (SiGe)，而且在兩層第二應力調節層52 (SiSn)之間也形成有第一應力調節層51 (SiGe)，原因在于:雖然從壓應力得到最大程度的增強角度而言，所述第二應力調節層52占的比重越大且所述第一應力調節層51所占的比重越小時，則提供的壓應力為最佳情況，換言之，所述源極區域5和漏極區域5中只包含有一層第一應力調節層51及一層應力調節層52為最佳情況(如實施例一所述)，但有由于所述第一應力調節層51 (SiGe)限制在2?10nm，非常薄，則外延生長第二應力調節層52 (SiSn)時仍然可能會存在晶格錯位(dislocation)的缺陷,從而使源極區域5和漏極區域5的缺陷增大，導致器件漏電流增大，因此，三明治結構是為了將第二應力調節層52 (SiSn)壓應力增大的效果與其產生晶格缺陷進行折中而提出的。所述三明治結構最終目的仍是保證在源極區域5和漏極區域5中，與第一應力調節層51相比較，使第二應力調節層52占有絕大部分，從而發揮其壓應力增大的效果。
[0073]需要進一步指出的是，本實施例二中，位于第二應力調節層52 (SiSn)和襯底(Si)之間的、及位于兩層第二應力調節層52 (SiSn)之間的第一應力調節層51 (SiGe)起到過渡緩沖作用，用于調節晶格常數過大的失配，進一步降低第二應力調節層52與襯底I之間由于過大的晶格失配而引起的缺陷；同時，所述第一應力調節層51 (SiGe)限制為2?10nm厚度的薄層，以保證在第一應力調節層51和第二應力調節層52的復合層中，所述第二應力調節層52占的比重遠大于所述第一應力調節層51所占的比重，從而使所述復合層在增強壓應力方面比傳統單純使用SiGe的效果更明顯，因此，本發明的三明治結構的源極區域和漏極區域與現有技術相比較能夠為溝道提供較大的壓應力。
[0074]接著執行與實施例一相同的步驟4)，具體相關描述請參閱實施例一及圖7。
[0075]如圖7所示，本發明還提供一種PMOS晶體管，在本實施例二中，所述PMOS晶體管的技術方案與實施例一基本相同，不同之處僅在于:本實施例二的m組第一應力調節層和第二應力調節層的m取值大于等于2，其余相同的相關描述請參閱實施例一的具體內容，在此不再一一贅述。
[0076]m大于等于2時，相互間隔的第一應力調節層51和第二應力調節層52構成的三明治結構，其中，所述源極區域5和漏極區域5最下層的為第一應力調節層51，與所述應力保持層53相接觸的為第m組第二應力調節層52，此時，位于兩個第一應力調節層51之間的第二應力調節層52的厚度為2(T30nm。
[0077]在本實施例二中，如圖7所示，所述源極區域5和漏極區域5中，m取值為2，換言之，所述源極區域5和漏極區域5包括應力保持層53及位于所述應力保持層53下的兩層第一應力調節層51和分別形成在各該第一應力調節層51上的第二應力調節層52，且相互間隔的第一應力調節層51和第二應力調節層52構成的三明治結構；該第二組第二應力調節層52的上表面與襯底I的上表面形成一平面，且所述應力保持層53位于該平面上；所述襯底I為體硅襯底；所述第一應力調節層51為SiGe，優選的厚度為6nm ;所述第二應力調節層52為SiSn層，位于兩個第一應力調節層51之間的第二應力調節層52的厚度優選為25nm ；所述第一應力調節層51和第二應力調節層52中含有B摻雜元素；所述應力保持層53的材料為SiGe，其與所述第一應力調節層51的材料保持一致，此時所述應力保持層53為含有B摻雜元素的SiGe，且所述應力保持層53的厚度優選為15nm。
[0078]綜上所述，本發明一種PMOS晶體管及其制備方法，為了進一步提高PMOS晶體管中源極區域和漏極區域對溝道的壓應力，則本發明在源極區域和漏極區域外延生長時，采用原子量及晶格常數比Ge元素更大的、且與襯底為同一族的Sn元素或Pb元素來代替Ge元素進行摻雜，因此，從PMOS晶體管中源極區域和漏極區域對溝道產生壓應力的角度而言，與現有技術中采用單純的SiGe作為源極區域和漏極區域相比較，本發明采用晶格常數大于SiGe的第二應力調節層形成絕大部分的源極區域和漏極區域，能夠為溝道提供更大的壓應力，進一步實現溝道中更高的載流子遷移率，進而提高器件的工作電流；另外，本發明在第二應力調節層與襯底之間形成有第一應力調節層作為應力緩沖層，以降低第二應力調節層與襯底之間過大的晶格失配而引起的缺陷；同時，本發明采用應力保持層對在源極區域和漏極區域中外延生長的第一第二應力調節層進行應力保持，避免源極區域和漏極區域應力釋放；進一步，本發明的源極區域和漏極區域，還采用相互間隔的第一、第二應力調節層構成的三明治結構，在進一步降低第二應力調節層與襯底之間由于過大的晶格失配而引起的缺陷的同時，保證了本發明的三明治結構的源極區域和漏極區域與現有技術相比較能夠為溝道提供較大的壓應力。所以，本發明有效克服了現有技術中的種種缺點而具高度產業利用價值。
[0079]上述實施例僅例示性說明本發明的原理及其功效，而非用于限制本發明。任何熟悉此技術的人士皆可在不違背本發明的精神及范疇下，對上述實施例進行修飾或改變。因此，舉凡所屬【技術領域】中具有通常知識者在未脫離本發明所揭示的精神與技術思想下所完成的一切等效修飾或改變，仍應由本發明的權利要求所涵蓋。
【權利要求】
1.一種PMOS晶體管的制備方法，其特征在于，所述制備方法至少包括以下步驟:提供一半導體襯底，在預制備PMOS晶體管的半導體襯底頂部形成包括源極區域、漏極區域及溝道區域的有源區，且所述源極區域和漏極區域對所述溝道區域施加壓應力；其中，制備所述源極區域和漏極區域的具體步驟為: 1)在所述襯底頂部預制備所述源極區域和漏極區域的位置分別形成溝槽； 2)在所述溝槽中，先外延生長第一應力調節層，而后外延生長第二應力調節層，其中，所述的襯底、第一應力調節層及第二應力調節層的晶格常數依次增大； 3)重復步驟2)n次，n為整數且大于等于O ; 4)當所述第二應力調節層的上表面與所述襯底的上表面在同一平面上時，在所述填充有第一應力調節層和第二應力調節層的溝槽上表面外延生長應力保持層，其中，所述應力保持層的材料與所述的第一應力調節層或第二應力調節層的材料一致。
2.根據權利要求1所述的PMOS晶體管的制備方法，其特征在于:所述步驟3)中n大于等于I時，使外延生長在所述溝槽中的第一應力調節層及第二應力調節層相互間隔以形成三明治結構。
3.根據權利要求1或2中任意一項所述的PMOS晶體管的制備方法，其特征在于:所述步驟2)中外延生長第一應力調節層和/或第二應力調節層時還同時通入含B元素的氣體，以形成摻雜有B元素的第一應力調節層和/或第二應力調節層。
4.根據權利要求1或2所述的PMOS晶體管的制備方法，其特征在于:所述應力保持層的厚度為l0~20nm。
5.根據權利要求1或2所述的PMOS晶體管的制備方法，其特征在于:所述第一應力調節層的厚度為2~10nm。
6.根據權利要求2所述的PMOS晶體管的制備方法，其特征在于:位于兩個第一應力調節層之間的第二應力調節層的厚度為2(T30nm。
7.根據權利要求1或2所述的PMOS晶體管的制備方法，其特征在于:所述襯底材料為S1、SipxCx或Si1TyGeyCx的任意一種，其中，X的范圍為0.01~0.1，y的范圍為0.1~0.3 ;所述第一應力調節層為SiGe層；所述第二應力調節層為SiSn層或SiPb層。
8.—種PMOS晶體管，其特征在于，所述PMOS晶體管至少包括: 形成有溝道區域、源極區域及漏極區域的有源區，且所述源極區域和漏極區域對所述溝道區域施加壓應力，所述源極區域和漏極區域形成在半導體襯底頂部； 所述源極區域和漏極區域包括應力保持層及位于所述應力保持層下的m組依次疊加的第一應力調節層和形成在所述第一應力調節層上的第二應力調節層，其中，m為整數且大于等于1，且所述的襯底、第一應力調節層及第二應力調節層的晶格常數依次增大，所述應力保持層的材料與所述的第一應力調節層或第二應力調節層的材料一致。
9.根據權利要求8所述的PMOS晶體管，其特征在于:m大于等于2時，相互間隔的第一應力調節層和第二應力調節層構成的三明治結構。
10.根據權利要求8或9所述的PMOS晶體管，其特征在于:所述第一應力調節層和/或第二應力調節層中含有B摻雜元素。
11.根據權利要求8或9所述的PMOS晶體管，其特征在于:所述應力保持層的厚度為10~20nm。
12.根據權利要求8或9所述的PMOS晶體管，其特征在于:所述第一應力調節層的厚度為2~10nm。
13.根據權利要求9所述的PMOS晶體管，其特征在于:位于兩個第一應力調節層之間的第二應力調節層的厚度為2(T30nm。
14.根據權利要求8或9所述的PMOS晶體管，其特征在于:所述襯底材料為S1、SihCx或Si1^GeyCx的任意一種，其中，X的范圍為0.01-0.l，y的范圍為0.1-0.3 ;所述第一應力調節層為SiGe 層；所述第二應力調節層為SiSn層或SiPb層。
【文檔編號】H01L29/06GK103928336SQ201310015010
【公開日】2014年7月16日 申請日期:2013年1月16日 優先權日:2013年1月16日
【發明者】趙猛 申請人:中芯國際集成電路制造(上海)有限公司