一種pmos晶體管的制備方法
【專利摘要】本發(fā)明提供一種PMOS晶體管的制備方法，本發(fā)明在形成應力填充層之后及對其進行源漏注入之前，增加對柵區(qū)域下方鄰接源、漏區(qū)的區(qū)域進行B離子注入，形成輕摻雜源漏延伸區(qū)，進一步，對該區(qū)域進行C離子注入，將離子注入B摻雜雜質固定于所述輕摻雜源漏延伸區(qū)中，進而降低溝道區(qū)與源、漏區(qū)的電阻，降低溝道區(qū)的電場，提高工作電流，改善PMOS晶體管的工作性能。
【專利說明】—種PMOS晶體管的制備方法
【技術領域】
[0001]本發(fā)明屬于半導體器件【技術領域】，涉及一種PMOS晶體管的制備方法。
【背景技術】
[0002]現(xiàn)有的半導體技術中，形成晶體管的方法一般為:提供硅基底，在硅基底中形成阱區(qū)以及隔離結構；在硅基底表面上依次形成柵介質層和柵極；在柵介質層和柵極周圍形成側墻；以側墻、柵介質和柵極為掩膜對硅基底進行離子注入形成源極和漏極，源極和漏極之間的阱區(qū)即為溝道區(qū)。
[0003]隨著集成電路規(guī)模的不斷增大和IC工藝的迅速發(fā)展，MOS晶體管的溝道長度和寬度不斷縮小。MOS器件的溝道長度和寬度不斷縮小，源、漏極耗盡區(qū)之間過于接近，會導致出現(xiàn)不希望的穿通(punch through)電流,產生了短溝道效應。
[0004]因此，微米級與以下制作工藝的CMOS的源極、漏極設計上會采用輕摻雜漏極(Lightly Doped Drain,LDD)結構,亦即在柵極結構下方鄰接源、漏極區(qū)的部分形成深度較淺，且摻雜型態(tài)與源、漏極區(qū)相同的低摻雜區(qū)，以降低溝道區(qū)與源、漏區(qū)的電阻，從而降低溝道區(qū)的電場。進一步，對于0.1Sum以下尺寸的半導體器件，會在源、漏延伸區(qū)附近形成包圍源、漏延伸區(qū)的袋形注入?yún)^(qū)(halo/pocket)。袋形注入?yún)^(qū)的存在可以減小耗盡區(qū)的耗盡程度，以產生較小的穿透電流。
[0005]為了進一步提高溝道區(qū)的載流子遷移率，降低短溝道效應，現(xiàn)有技術中，采用Σ型SiGe源、漏區(qū)對溝道施加壓應力進而提高PMOS的溝道遷移率(High Performance 30 nmGate Bulk CMOS for 45 nm Node with Σ -shaped SiGe-SD, H.0hta 等，IEEE, 2005),具體地，在形成B摻雜LDD結構及袋形注入?yún)^(qū)后，在柵區(qū)域兩側沉積SiGe溝槽刻蝕保護側墻，之后刻蝕出Σ型溝槽，而后SiGe填充Σ型溝槽形成該Σ型SiGe源、漏區(qū)。
[0006]不過，由于SiGe溝槽刻蝕保護側墻的沉積過程一般在高溫下進行，進一步，隨著晶體管柵極長度的持續(xù)縮小，氧化增強擴散影響B(tài)離子在硅和二氧化硅中的擴散以及分凝系數(shù)的改變，容易導致形成的LDD結構中B摻雜雜質從LDD結構中流失；同時，外延SiGe時氣體成分中的氫也會導硅中B摻雜雜質的損失。而LDD結構中的B摻雜損耗導致溝道區(qū)與源、漏區(qū)的電阻升高，從而抬高溝道區(qū)的電場，降低工作電流，影響PMOS晶體管的工作性倉泛。

【發(fā)明內容】

[0007]鑒于以上所述現(xiàn)有技術的缺點，本發(fā)明的目的在于提供一種PMOS晶體管的制備方法，用于解決現(xiàn)有技術中由于輕摻雜源漏延伸區(qū)的B摻雜雜質損耗而引起的溝道與源、漏區(qū)的電阻增加的問題。
[0008]為實現(xiàn)上述目的及其他相關目的，本發(fā)明提供一種PMOS晶體管的制備方法，至少包括以下步驟:
[0009]I)提供一半導體襯底，在所述半導體襯底上制備柵區(qū)域；[0010]2)在所述柵區(qū)域兩側沉積第一保護側墻；
[0011]3)在所述柵區(qū)域兩側的所述半導體襯底內刻蝕出溝槽；
[0012]4)在所述溝槽內外延生長應力填充層以填充滿所述溝槽；
[0013]5)去除所述第一保護側墻，在所述柵區(qū)域兩側形成柵區(qū)域與應力填充層之間的窗Π ；
[0014]6)通過所述窗口，對所述柵區(qū)域下方鄰接預制備源、漏區(qū)的區(qū)域進行B離子注入，形成輕摻雜源漏延伸區(qū)；
[0015]7)在所述柵區(qū)域兩側沉積第二保護側墻，而后以所述柵區(qū)域及第二保護側墻為掩膜，對位于柵區(qū)域兩側且形成有所述應力填充層的半導體襯底進行離子注入形成源區(qū)及漏區(qū)。
[0016]可選地，在所述步驟2)沉積所述第一保護側墻之前還包括對所述柵區(qū)域下方鄰接預制備源、漏區(qū)的區(qū)域進行B離子輕摻雜注入的步驟，其中，步驟2)中B離子注入的能量為0.5~5KeV，B離子注入的劑量為5E14~2E15cnT2。
[0017]可選地，所述步驟6)中B離子注入的能量為riOKeV，B離子注入的劑量為lE15~3E15cm_2。
[0018]可選地，所述B離子注入時與半導體襯底的法線夾角為0-7°。
[0019]可選地，在所 述步驟2)中沉積所述第一保護側墻之前或者在所述步驟6)中，還包括在預制備輕摻雜源漏延伸區(qū)的附近形成袋形注入?yún)^(qū)的步驟，其中，所述袋狀注入?yún)^(qū)包圍預制備的輕摻雜源漏延伸區(qū)。
[0020]可選地，形成所述袋形注入?yún)^(qū)時注入摻雜離子為P離子或As離子；摻雜離子注入時，與半導體襯底法線夾角為20-35°。
[0021]可選地，所述步驟6)還包括通過所述窗口對所述柵區(qū)域下方鄰接預制備源、漏區(qū)的區(qū)域進行C離子注入。
[0022]可選地，C離子注入時，與半導體襯底的法線夾角為0-7°，其注入的能量為I~8KeV，注入的劑量為5E13~lE15cnT2。
[0023]可選地，所述步驟4)中外延生長應力填充層填充滿所述溝槽后繼續(xù)外延生長。
[0024]可選地，所述步驟4)中外延生長所述應力填充層時通入的摻雜源為含Ge元素的第一摻雜源。
[0025]可選地，所述步驟4)中外延生長所述應力填充層時通入的摻雜源還包括含B元素的第二摻雜源。
[0026]可選地，所述步驟4)中，所述應力填充層在外延生長時由外層至內層的摻雜濃度逐層增加。
[0027]可選地，所述柵區(qū)域包括柵介質層和位于所述柵介質層上的柵極。
[0028]可選地，所述半導體襯底的材料為S1、SihCx或SimGeyCx，其中，x的范圍為0.Ο1~Ο.1，y 的范圍為 0.1~0.3。
[0029]如上所述，本發(fā)明的一種PMOS晶體管的制備方法，具有以下有益效果:與現(xiàn)有技術相比較，本發(fā)明在形成應力填充層之后及對其進行源漏注入之前，增加對柵區(qū)域下方鄰接源、漏區(qū)的區(qū)域進行B離子注入，形成輕摻雜源漏延伸區(qū)，進一步，對該區(qū)域進行C離子注入，將離子注入B摻雜雜質固定于所述輕摻雜源漏延伸區(qū)中，進而降低溝道區(qū)與源、漏區(qū)的電阻，降低溝道區(qū)的電場，提高工作電流，改善PMOS晶體管的工作性能。
【專利附圖】

【附圖說明】
[0030]圖1至圖6顯示為本發(fā)明一種PMOS晶體管的制備方法在實施例一中的結構示意圖，其中，圖2B為圖2A中A區(qū)域的局部放大圖，圖5B為圖5A中B區(qū)的局部放大圖。
[0031]圖7顯示為本發(fā)明一種PMOS晶體管的制備方法在實施例二中刻蝕溝槽后的結構示意圖。
[0032]圖8顯示為本發(fā)明一種PMOS晶體管的制備方法在實施例二中外延生長應力填充層后的結構示意圖。
[0033]圖9顯示為理想狀態(tài)、現(xiàn)有技術和本發(fā)明中漏區(qū)工作電流(IDSAT)與漏電流(IOFF)的關系曲線對比圖，其中，“Λ”標記表示理想狀態(tài)不存在B摻雜雜質損失的關系曲線，“ O”標記表示現(xiàn)有技術中存在B摻雜雜質損失的關系曲線，“?”標記表示本發(fā)明補充了 B慘雜雜質損失后的關系曲線。
[0034]圖10顯示為現(xiàn)有技術和本發(fā)明中輕摻雜源漏延伸區(qū)的摻雜濃度與工作電阻(Ron)關系對比圖，其中，“.”標記表不現(xiàn)有技術中存在B慘雜雜質損失的關系圖，“▲”標記表示本發(fā)明補充了 B摻雜雜質損失后的關系圖。
[0035]元件標號說明
[0036]I半導體襯底
[0037]2柵區(qū)域
[0038]21柵介質層
[0039]22 柵極
[0040]23側墻結構
[0041]31第一保護側墻
[0042]32第二保護側墻
[0043]4 溝槽
[0044]5輕摻雜源漏延伸區(qū)
[0045]51流失B摻雜雜質的區(qū)域
[0046]6袋形注入?yún)^(qū)
[0047]71應力填充層
[0048]72應力保持層
[0049]8源區(qū)、漏區(qū)
【具體實施方式】
[0050]以下通過特定的具體實例說明本發(fā)明的實施方式，本領域技術人員可由本說明書所揭露的內容輕易地了解本發(fā)明的其他優(yōu)點與功效。本發(fā)明還可以通過另外不同的【具體實施方式】加以實施或應用，本說明書中的各項細節(jié)也可以基于不同觀點與應用，在沒有背離本發(fā)明的精神下進行各種修飾或改變。
[0051]請參閱圖1至圖10。需要說明的是，以下具體實施例中所提供的圖示僅以示意方式說明本發(fā)明的基本構想，遂圖式中僅顯示與本發(fā)明中有關的組件而非按照實際實施時的組件數(shù)目、形狀及尺寸繪制，其實際實施時各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復雜。
[0052]為了進一步提高溝道區(qū)的載流子遷移率，降低短溝道效應，現(xiàn)有技術中，采用Σ型SiGe源、漏區(qū)對溝道施加壓應力進而提高PMOS的溝道遷移率，具體地，在形成B摻雜LDD結構及袋形注入?yún)^(qū)后，在柵區(qū)域兩側沉積SiGe溝槽刻蝕保護側墻，之后刻蝕出Σ型溝槽，而后SiGe填充Σ型溝槽形成該Σ型SiGe源、漏區(qū)。
[0053]不過，由于SiGe溝槽刻蝕保護側墻的沉積過程一般在高溫下進行，進一步，隨著晶體管柵極長度的持續(xù)縮小，氧化增強擴散影響B(tài)離子在硅和二氧化硅中的擴散以及分凝系數(shù)的改變，容易導致形成的LDD結構中B摻雜雜質從LDD結構中流失；同時，外延SiGe時氣體成分中的氫也會導硅中B摻雜雜質的損失。而LDD結構中的B摻雜損耗導致溝道區(qū)與源、漏區(qū)的電阻升高，從而抬高溝道區(qū)的電場，降低工作電流，影響PMOS晶體管的工作性倉泛。
[0054]有鑒于此，本發(fā)明提供了一種PMOS晶體管的制備方法，本發(fā)明在形成應力填充層之后及對其進行源漏注入之前，增加對柵區(qū)域下方鄰接源、漏區(qū)的區(qū)域進行B離子注入，形成輕摻雜源漏延伸區(qū)，進一步，對該區(qū)域進行C離子注入，將離子注入B摻雜雜質固定于所述輕摻雜源漏延伸區(qū)中，進而降低溝道區(qū)與源、漏區(qū)的電阻，降低溝道區(qū)的電場，提高工作電流，改善PMOS晶體管的工作性能。以下將詳細闡述本發(fā)明的PMOS晶體管的制備方法的實施方式，使本領域技術人員不需要創(chuàng)造性勞動即可理解本發(fā)明的PMOS晶體管的制備方法。
[0055]實施例一
[0056]如圖1至圖 6所示，本發(fā)明提供一種PMOS晶體管的制備方法，至少包括以下步驟:
[0057]首先執(zhí)行步驟1)，如圖1所示，提供一半導體襯底1，在所述半導體襯底I上制備柵區(qū)域2，所述柵區(qū)域2包括柵介質層21和位于所述柵介質層21上的柵極22，進一步，所述柵區(qū)域2還包括位于所述柵介質層21及柵極22兩側的側墻結構23。所述半導體襯底I的材料為S1、Si1^xCx或SinyGeyCx，其中，X的范圍為0.01~0.1，y的范圍為0.1~0.3，在本實施例中，所述半導體襯底I為Si，所述柵區(qū)域2包括柵介質層21、多晶硅柵極22和側墻結構23。
[0058]需要說明的是，所述柵區(qū)域并不局限于本實施例中的情況，所述柵區(qū)域中柵介質層還可以為高K (high K)柵極電介質，此時位于該柵介質層上的柵極為金屬柵極，同時，這種高K柵極電介質及金屬柵極形成的柵區(qū)域中可以不形成側墻結構。接著執(zhí)行步驟2)。
[0059]在步驟2)中，在所述柵區(qū)域2兩側沉積第一保護側墻31，以在后續(xù)刻蝕溝槽時對柵區(qū)域2進行保護。
[0060]需要說明的是，所述步驟2)在沉積所述第一保護側墻31之前，還包括對所述柵區(qū)域2下方鄰接預制備源、漏區(qū)的區(qū)域進行B離子輕摻雜注入的步驟，其中，步驟2)中B離子注入的能量為0.5飛KeV，B離子注入的劑量為5E14~2E15CnT2 ;所述B離子注入時與半導體襯底I的法線夾角為0-7°。
[0061]需要進一步說明的是，在所述步驟2)沉積所述第一保護側墻之前，還包括在預制備輕摻雜源漏延伸區(qū)的附近形成袋形注入?yún)^(qū)6 (Pocket /halo)的步驟。其中，所述袋狀注入?yún)^(qū)6包圍預制備的輕摻雜源漏延伸區(qū)；形成所述袋形注入?yún)^(qū)6時注入摻雜離子為P離子或As離子；摻雜離子注入時，與半導體襯底的法線夾角為20-35°。[0062]需要指出的是，當所述步驟2)中包括B離子輕摻雜注入及形成袋形注入?yún)^(qū)時，并沒有限定所述B離子輕摻雜注入及形成袋形注入?yún)^(qū)之間的先后順序。
[0063]需要特別說明的是，所述步驟2)中形成袋形注入?yún)^(qū)6不局限于該步驟2)中，在另一實施例中，也可以在后續(xù)步驟6)中形成袋形注入?yún)^(qū)6，亦即并沒有限定形成袋形注入?yún)^(qū)6與B離子輕摻雜注入的先后順序。
[0064]在本實施例中，如圖2A及圖2B所示，先對所述柵區(qū)域2下方鄰接預制備源、漏區(qū)的區(qū)域進行B離子輕摻雜注入，形成輕摻雜源漏延伸區(qū)5，其中，步驟2)中B離子注入的能量為f 3KeV，B離子注入的劑量為8EiriE15cm_2 ;所述B離子注入時與半導體襯底I的法線夾角為0°，亦即垂直所述半導體襯底I進行B離子注入；而后，在所述輕摻雜源漏延伸區(qū)5的附近注入P離子形成包圍輕摻雜源漏延伸區(qū)5的袋形注入?yún)^(qū)6，其中，注入P離子時與半導體襯底的法線夾角為25?30° ;之后，在所述柵區(qū)域2兩側沉積第一保護側墻31，以在后續(xù)步驟4)中刻蝕溝槽時對柵區(qū)域2進行保護，所述第一保護側墻31中包括二氧化硅。
[0065]由圖2A及圖2B中可以看出，因為沉積第一保護側墻31是在B離子輕摻雜注入或及形成袋形注入?yún)^(qū)6之后進行的，且沉積過程一般在高溫下進行，進一步，隨著晶體管柵極長度的持續(xù)縮小，氧化增強擴散影響B(tài)離子在硅襯底和第一保護側墻31的二氧化硅中的擴散以及分凝系數(shù)的改變，因此，容易導致所述輕摻雜源漏延伸區(qū)5中的區(qū)域51的B摻雜雜質擴散至第一保護側墻31中，造成輕摻雜源漏延伸區(qū)5中的B摻雜雜質的流失。接著執(zhí)行步驟3)。
[0066]在步驟3)中，采用濕法刻蝕或干法刻蝕配合濕法刻蝕，在所述柵區(qū)域2兩側的所述半導體襯底I內刻蝕出溝槽4。其中，所述濕法刻蝕時采用氫鹵酸或醋酸溶液等，所述氫鹵酸至少包括氫氟酸或氫溴酸；所述干法刻蝕至少包括反應離子刻蝕或感應耦合等離子體刻蝕等；所述溝槽4的形狀未限制，可以為U型、V型或Σ型溝槽等。
[0067]在本實施例中，如圖3所示，先采用反應離子刻蝕而后進行氫氟酸濕法刻蝕，以在所述柵區(qū)域2兩側的所述半導體襯底I內刻蝕出Σ型溝槽4，其中，仍保留部分輕摻雜源漏延伸區(qū)5及袋形注入?yún)^(qū)6，其中，被保留的部分輕摻雜源漏延伸區(qū)5主要為已流失B摻雜雜質的區(qū)域51。接著執(zhí)行步驟4)。
[0068]在步驟4)中，如圖4所示，在所述溝槽內外延生長應力填充層71以填充滿所述溝槽4。需要說明的是，在填充滿所述溝槽4后繼續(xù)外延生長，以形成高出所述半導體襯底I表面的應力保持層72，用于對外延生長的應力填充層71進行應力保持，所述應力保持層72的厚度為l(T30nm，在本實施例中，所述應力保持層72優(yōu)選15nm ;外延生長所述應力填充層71或應力保持層72時通入的摻雜源為含Ge的第一摻雜源，以增加預制備的源漏區(qū)對溝道區(qū)產生的應力；外延生長所述應力填充層71或應力保持層72時通入的摻雜源還包括含B元素的第二摻雜源，以降低以預制備的源區(qū)和漏區(qū)的電阻；進一步，還可以逐漸增加所述摻雜源(第一摻雜源和或第二摻雜源)的濃度，使所述應力填充層在外延生長時由外層至內層的摻雜濃度逐層增加，而后進行退火。
[0069]在本實施例中，在溫度為50(T80(TC時，通入含Ge元素的第一摻雜源和含B元素的第二摻雜源，其中，通入第一摻雜源的流量為0.f Islm，通入第一摻雜源的時間為10(Tl500s，通入第二摻雜源的流量為0.1?lslm，通入第二摻雜源的時間為5(Tl200s，從而在所述半導體襯底I (Si)的溝槽4中外延生長摻雜有Ge和B元素的應力填充層71及應力保持層72，而后進行退火。
[0070]需要指出的是，由于前述步驟3)中，在區(qū)域51中存在B摻雜雜質的流失，現(xiàn)有技術中直接在此基礎上形成源、漏區(qū)，則導致預制備的溝道區(qū)與源、漏區(qū)的電阻升高，從而抬高溝道區(qū)的電場，降低工作電流，影響PMOS晶體管的工作性能。有鑒于此，本發(fā)明需要在步驟4)之后且未進行源、漏區(qū)注入之前，增加步驟5)及步驟6)，以改善該B摻雜雜質的流失引發(fā)的問題。
[0071]如圖5A和圖5B所示，在步驟5)中，去除所述第一保護側墻31，在所述柵區(qū)域2兩側形成柵區(qū)域2與應力填充層71之間的窗口 ；在步驟6)中通過所述窗口，對所述柵區(qū)域下方鄰接預制備源、漏區(qū)的區(qū)域進行B離子注入，而后進行退火，以補充形成第一保護側墻31時區(qū)域51處的B摻雜雜質的流失，進而形成輕摻雜源漏延伸區(qū)5，其中，所述步驟6)中B離子注入的能量為4~10KeV，B離子注入的劑量為lE15~3E15cm_2，所述B離子注入時與半導體襯底的法線夾角為0-7°。
[0072]需要說明的是，所述步驟6)還包括通過所述窗口對所述柵區(qū)域2下方鄰接預制備源、漏區(qū)的區(qū)域進行C離子注入，以將B摻雜雜質固定于輕摻雜源漏延伸區(qū)5中，防止由于氧化增強擴散或后續(xù)沉積第二保護側墻時引發(fā)B摻雜雜質的流失，其中，C離子注入時，與半導體襯底的法線夾角為0~7°，其注入的能量為I~8KeV，注入的劑量為5E13~1Ε15cm-2。
[0073]需要特別指出的是， 所述步驟6)中包括B離子輕摻雜注入和C離子注入時，并沒有限定二中的先后順序；進一步，在另一實施例中，形成袋形注入?yún)^(qū)6也可以在所述步驟6)中進行，此時，步驟6)中并沒有限定形成袋形注入?yún)^(qū)6、B離子輕摻雜注入和C離子注入三者之間的先后順序。
[0074]在本實施例中，由于實施例一在步驟4)形成應力填充層之后以及步驟7)對應力填充層進行源漏注入之前增加步驟5)和步驟6)，亦即增加對柵區(qū)域2下方鄰接源、漏區(qū)的區(qū)域進行B離子注入，形成輕摻雜源漏延伸區(qū)5，進一步，對該區(qū)域進行C離子注入，將離子注入B摻雜雜質固定于所述輕摻雜源漏延伸區(qū)5中，從而補充該輕摻雜源漏延伸區(qū)5中由于氧化增強擴散和沉積第一保護側墻31而導致的B離子摻雜流失，進而降低溝道區(qū)與源、漏區(qū)的電阻，降低溝道區(qū)的電場，提高工作電流，改善PMOS晶體管的工作性能。接著執(zhí)行步驟7)。
[0075]在步驟7)中，如圖6所示，在所述柵區(qū)域2兩側沉積第二保護側墻32并填充滿所述窗口，而后以所述柵區(qū)域2及第二保護側墻32為掩膜，對位于柵區(qū)域2兩側且形成有所述應力填充層71的半導體襯底I進行B離子注入形成源區(qū)8及漏區(qū)8，其中，步驟7)中的離子注入的能量為3~IOKeV,離子注入的劑量為3E13~2E15cm_2。
[0076]需要說明的是，該步驟7)的離子注入為多步離子注入，其中，首先進行控制結深的離子注入，在本實施例中，該控制結深的離子注入的能量為7KeV，注入的劑量為5E13cnT2 ；而后再以4KeV的能量及2E15 cm_2的劑量進行第二次離子注入，以形成源區(qū)8及漏區(qū)8。
[0077]需要進一步說明的是，本實施例制備的晶體管為PM0S，則步驟7)中注入的離子為B離子。
[0078]如圖9所示，其顯示為理想狀態(tài)、現(xiàn)有技術和本發(fā)明中漏區(qū)工作電流(IDSAT)與漏電流(IOFF)的關系曲線對比圖，其中，“Λ”標記表示理想狀態(tài)不存在B摻雜雜質損失的關系曲線，“O”標記表示現(xiàn)有技術中存在B摻雜雜質損失的關系曲線，“?”標記表示本發(fā)明補充了 B摻雜雜質損失后的關系曲線。對比圖9中理想狀態(tài)與現(xiàn)有技術的關系曲線可知，由于B摻雜雜質損失后，在同樣的漏電流的情況下，工作電流有所減小，使器件性能降低；進一步，對比本發(fā)明與現(xiàn)有技術的關系曲線可知，由于本發(fā)明補充了 B摻雜雜質的損失，因此，本發(fā)明基本上將現(xiàn)有技術中在同一程度的漏電流對應的工作電流提高至理想狀態(tài)附近，亦即相對于現(xiàn)有技術，本發(fā)明提高了工作電流，改善了器件性能。
[0079]如圖10所示，其顯示為現(xiàn)有技術和本發(fā)明中輕摻雜源漏延伸區(qū)的摻雜濃度與工作電阻(Ron)的關系對比圖，其中，“.”標記表示現(xiàn)有技術中存在B摻雜雜質損失的關系圖，“▲”標記表示本發(fā)明補充了 B摻雜雜質損失后的關系圖，且該關系圖為本發(fā)明進行優(yōu)化后的一組關系圖。由圖10可知，本發(fā)明通過增加不同劑量的B離子注入，同時選擇性注入C離子阻止B離子的流失到源漏注入時需要的第二保護側墻中，提高了輕摻雜源漏延伸區(qū)的摻雜濃度，從而降低了工作電阻。
[0080]綜上，本實施例一在形成應力填充層之后及對其進行源漏注入之前，增加對柵區(qū)域下方鄰接源、漏區(qū)的區(qū)域進行B離子注入，形成輕摻雜源漏延伸區(qū)，進一步，對該區(qū)域進行C離子注入，將離子注入B摻雜雜質固定于所述輕摻雜源漏延伸區(qū)中，從而補充該輕摻雜源漏延伸區(qū)由于氧化增強擴散和沉積第一保護側墻而導致的B離子摻雜流失，進而降低溝道區(qū)與源、漏區(qū)的電阻，降低溝道區(qū)的電場，提高工作電流，改善PMOS晶體管的工作性能。
[0081]不過，實施例一是在現(xiàn)有技術的基礎上進行的改進，但本發(fā)明并不局限于此，出于節(jié)省工藝步驟、提高效率及節(jié)約成本的考慮，本發(fā)明還提出優(yōu)選的技術方案，如下實施例二所述。
[0082]實施例二
[0083]實施例二與實施例一的技術方案基本相同，不同之處僅在于:實施例一中，步驟2)中已在沉積第一保護側墻前進行了 B離子輕摻雜注入，步驟6)的B離子注入是為了補充沉積第一保護側墻時的B離子流失，再次形成輕摻雜源漏延伸區(qū)；而在本實施例二中，步驟
2)中先不進行B離子輕摻雜注入，直接在步驟6)中進行一次性地B離子注入形成輕摻雜源漏延伸區(qū)，其余相同之處在此不再一一贅述，具體相同之處請參閱實施例一的相關描述。
[0084]首先執(zhí)行與實施例一相同的步驟I)。接著執(zhí)行步驟2)。
[0085]本實施例二的步驟2)中，在所述柵區(qū)域2兩側沉積第一保護側墻31，以在后續(xù)刻蝕溝槽時對柵區(qū)域2進行保護。
[0086]需要指出的是，與實施例一相同的是，形成袋形注入?yún)^(qū)6可以在步驟2)中進行也可以在步驟6)中進行，相關陳述請參閱實施例一，在此不再一一贅述。在本實施例二中，形成袋形注入?yún)^(qū)6是在步驟2)中沉積第一保護側墻31之前進行的。
[0087]接著執(zhí)行與實施例一類似的步驟3)和步驟4)，不同之處僅在于，如圖7及圖8所示，在本實施例二中，在步驟3)中刻蝕Σ型溝槽4后以及步驟4)外延生長應力填充層71和應力保持層72后，只保留部分袋形注入?yún)^(qū)6，而不存在實施例一中部分已流失B摻雜雜質的輕摻雜源漏延伸區(qū)。
[0088]接著執(zhí)行 與實施例一中基本相同的步驟5)和步驟6)，不同之處僅在于:本實施例二的步驟6)中是一次性進行B離子注入，形成輕摻雜源漏延伸區(qū)5，其不同于實施例一中的步驟6)的B離子注入:在實施例一中，步驟6)的B離子注入是用以補充形成第一保護側墻31時區(qū)域51處的B摻雜雜質的流失。[0089]不過，實施例一與實施例二都是在所述柵區(qū)域2下方鄰接預制備源、漏區(qū)的區(qū)域形成輕摻雜源漏延伸區(qū)5，進一步，對該輕摻雜源漏延伸區(qū)5進行C離子注入，從而降低溝道區(qū)與源、漏區(qū)的電阻，降低溝道區(qū)的電場，提高工作電流，改善PMOS晶體管的工作性能。接著執(zhí)行與實施例一相同的步驟7)。
[0090]綜上所述，本實施例二在形成應力填充層之后及對其進行源漏注入之前，增加對柵區(qū)域下方鄰接源、漏區(qū)的區(qū)域進行B離子注入，形成輕摻雜源漏延伸區(qū)，進一步，對該區(qū)域進行C離子注入，將離子注入B摻雜雜質固定于所述輕摻雜源漏延伸區(qū)中，進而降低溝道區(qū)與源、漏區(qū)的電阻，降低溝道區(qū)的電場，提高工作電流，改善PMOS晶體管的工作性能；同時，相較于改進現(xiàn)有技術的實施例一(補充輕摻雜源漏延伸區(qū)中流失的B摻雜雜質)而言，本實施例二采用一次性B離子注入，因此本實施例二也達到節(jié)省工藝步驟、提高效率及節(jié)約成本的目的。所以，本發(fā)明有效克服了現(xiàn)有技術中的種種缺點而具高度產業(yè)利用價值。
[0091]上述實施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術的人士皆可在不違背本發(fā)明的精神及范疇下，對上述實施例進行修飾或改變。因此，舉凡所屬【技術領域】中具有通常知識者在未脫離本發(fā)明所揭示的精神與技術思想下所完成的一切等效修飾或改變，仍應由本發(fā)明的權利要求所涵蓋。
【權利要求】
1.一種PMOS晶體管的制備方法，其特征在于，所述制備方法至少包括以下步驟: . 1)提供一半導體襯底，在所述半導體襯底上制備柵區(qū)域； . 2)在所述柵區(qū)域兩側沉積第一保護側墻； . 3)在所述柵區(qū)域兩側的所述半導體襯底內刻蝕出溝槽；. 4)在所述溝槽內外延生長應力填充層以填充滿所述溝槽； . 5)去除所述第一保護側墻，在所述柵區(qū)域兩側形成柵區(qū)域與應力填充層之間的窗口；. 6)通過所述窗口，對所述柵區(qū)域下方鄰接預制備源、漏區(qū)的區(qū)域進行B離子注入，形成輕摻雜源漏延伸區(qū)；. 7)在所述柵區(qū)域兩側沉積第二保護側墻，而后以所述柵區(qū)域及第二保護側墻為掩膜，對位于柵區(qū)域兩側且形成有所述應力填充層的半導體襯底進行離子注入形成源區(qū)及漏區(qū)。
2.根據(jù)權利要求1所述的PMOS晶體管的制備方法，其特征在于:在所述步驟2)沉積所述第一保護側墻之前還包括對所述柵區(qū)域下方鄰接預制備源、漏區(qū)的區(qū)域進行B離子輕摻雜注入的步驟，其中，步驟2)中B離子注入的能量為0.5~5KeV，B離子注入的劑量為5E14 ~2E15cm_2。
3.根據(jù)權利要求1所述的PMOS晶體管的制備方法，其特征在于:所述步驟6)中B離子注入的能量為4~10KeV，B離子注入的劑量為lE15~3E15cm_2。
4.根據(jù)權利要求1至3中任意一項所述的PMOS晶體管的制備方法，其特征在于:所述B離子注入時與半導體襯底的法線夾角為0-7°。
5.根據(jù)權利要求1所述的PMOS晶體管的制備方法，其特征在于:在所述步驟2)中沉積所述第一保護側墻之前或者在所述步驟6 )中，還包括在預制備輕摻雜源漏延伸區(qū)的附近形成袋形注入?yún)^(qū)的步驟，其中，所述袋狀注入?yún)^(qū)包圍預制備的輕摻雜源漏延伸區(qū)。
6.根據(jù)權利要求5所述的PMOS晶體管的制備方法，其特征在于:形成所述袋形注入?yún)^(qū)時入摻雜離子為P離子或As離子；摻雜離子注入時，與半導體襯底的法線夾角為20-35°。
7.根據(jù)權利要求1所述的PMOS晶體管的制備方法，其特征在于:所述步驟6)還包括通過所述窗口對所述柵區(qū)域下方鄰接預制備源、漏區(qū)的區(qū)域進行C離子注入。
8.根據(jù)權利要求7所述的PMOS晶體管的制備方法，其特征在于:C離子注入時，與半導體襯底的法線夾角為0~7°，其注入的能量為I~8KeV，注入的劑量為5E13~1Ε15cm-2。
9.根據(jù)權利要求1所述的PMOS晶體管的制備方法，其特征在于:所述步驟4)中外延生長應力填充層填充滿所述溝槽后繼續(xù)外延生長。
10.根據(jù)權利要求1所述的PMOS晶體管的制備方法，其特征在于:所述步驟4)中外延生長所述應力填充層時通入的摻雜源為含Ge元素的第一摻雜源。
11.根據(jù)權利要求10所述的PMOS晶體管的制備方法，其特征在于:所述步驟4)中外延生長所述應力填充層時通入的摻雜源還包括含B元素的第二摻雜源。
12.根據(jù)權利要求10或11所述的PMOS晶體管的制備方法，其特征在于:所述步驟4)中，所述應力填充層在外延生長時由外層至內層的摻雜濃度逐層增加。
13.根據(jù)權利要求1所述的PMOS晶體管的制備方法，其特征在于:所述柵區(qū)域包括柵介質層和位于所述柵介質層上的柵極。
14.根據(jù)權利要求1所述的PMOS晶體管的制備方法，其特征在于:所述半導體襯底的材料為S1、Si1Jx或SimGeyCx，其中，X的范圍為0.01~0.1，y的范圍為0.1~0.3。
【文檔編號】H01L21/266GK103985633SQ201310050746
【公開日】2014年8月13日 申請日期:2013年2月8日 優(yōu)先權日:2013年2月8日
【發(fā)明者】趙猛 申請人:中芯國際集成電路制造(上海)有限公司