本申請涉及半導體加工，特別是涉及一種半導體結構形成方法及半導體結構。

背景技術：

1、在先進封裝領域，博世工藝被廣泛應用于三維集成電路硅通孔的垂直互連結構的制造。但博世工藝因周期性刻蝕/鈍化，容易引起硅通孔側壁粗糙度較大的問題。該問題在后續封裝工藝中，會顯著影響電介質和金屬臺階的覆蓋以及過孔填充，一旦出現填充孔洞或空隙缺陷，就會對通孔間絕緣性能造成影響。因此，有必要研究一種能顯著減小硅通孔側壁粗糙度的工藝方法。

技術實現思路

1、本申請的目的在于克服現有博世工藝存在的上述技術問題，提供一種半導體結構形成方法及半導體結構，以顯著減小硅通孔的側壁粗糙度。

2、為實現上述目的，本申請的技術方案如下：

3、根據本申請的第一方面，本申請實施例提供一種半導體結構形成方法，包括：

4、提供襯底，在所述襯底的一側上形成多個光刻膠掩膜圖形，相鄰兩個所述掩膜圖形之間具有開口；

5、執行第一預處理工藝，以在所述開口兩側的所述掩膜圖形的表面上形成聚合物層；

6、執行第一刻蝕工藝，以在所述開口的內底壁上形成深溝槽；

7、執行第二刻蝕工藝，使第二刻蝕作用于所述深溝槽的側壁表面；

8、其中，所述第一刻蝕工藝基于改良博世工藝進行，所述改良博世工藝為采用氦氣保護的脈沖式等離子體刻蝕工藝。

9、在一些實施例中，所述第一預處理工藝包括預沉積工藝，所述預沉積工藝用于：通過使用第一工藝氣體形成的所述聚合物層對所述掩膜圖形的表面進行預保護，以降低表面粗糙度；所述第一工藝氣體中含有氟基氣體。

10、在一些實施例中，所述第一工藝氣體，具體包括c4f8、o2和ar。

11、在一些實施例中，執行所述第一預處理工藝時，溫度為10℃～60℃，壓力為1mtorr～150mtorr，源功率為100w～1500w，偏置功率為10w～300w。

12、在一些實施例中，所述改良博世工藝包括依次按刻蝕步驟、鈍化層沉積步驟、刻蝕步驟形成的多個周期性循環步驟；其中，所述鈍化層沉積步驟用于形成鈍化層，所述鈍化層沉積在所述深溝槽的內壁上和所述聚合物層的表面上。

13、在一些實施例中，所述改良博世工藝使用含有所述氦氣的第二工藝氣體，在進行所述刻蝕步驟時，還在所述第二工藝氣體中選擇性添加h2或o2。

14、在一些實施例中，進行所述改良博世工藝時，溫度為10℃～60℃，壓力為1mtorr～150mtorr，源功率為100w～4000w，偏置功率為10w～500w。

15、在一些實施例中，所述第二工藝氣體中包括配置于所述刻蝕步驟的刻蝕氣體，和配置于所述鈍化層沉積步驟的鈍化氣體，在所述第二工藝氣體中選擇性添加h2或o2時，h2的流量為所述刻蝕氣體流量的5%～15%，o2的流量為所述鈍化氣體流量的10%～20%。

16、在一些實施例中，所述脈沖式等離子體刻蝕使用在所述刻蝕步驟中，所述氦氣用于加速等離子體的均勻分布和反應產物的排除，以減少橫向刻蝕的發生。

17、在一些實施例中，所述第二刻蝕工藝中使用包括cf4、o2、ar、he中的至少一種的第三工藝氣體，用于對所述深溝槽的側壁表層進行刻蝕平滑處理以降低表面粗糙度。

18、在一些實施例中，進行所述第二刻蝕工藝時，溫度為10℃～60℃，壓力為1mtorr～500mtorr，源功率為100w～1500w，偏置功率為10w～300w。

19、在一些實施例中，所述第一預處理工藝的另一種實現方式為：所述第一預處理工藝以第二預處理工藝替代，所述第二預處理工藝包括第三刻蝕工藝，并使第三刻蝕作用于所述掩膜圖形的表面。

20、在一些實施例中，所述第三刻蝕工藝中使用包括n2、o2、ar中的至少一種的第四工藝氣體，用于對所述掩膜圖形的表層進行修復以降低表面粗糙度。

21、在一些實施例中，進行所述第三刻蝕工藝時，溫度為10℃～60℃，壓力為1mtorr～150mtorr，源功率為100w～1500w，偏置功率為10w～300w。

22、根據本申請的第二方面，本申請實施例還提供一種半導體結構，所述半導體結構使用上述第一方面的任意一個實施例提供的半導體結構形成方法得到。

23、本申請實施例可以/至少具有以下優點：

24、（1）通過對光刻膠掩膜圖形的表面進行預處理（第一預處理/第二預處理），顯著降低了光刻膠掩膜圖形側壁的粗糙度，能夠提高后續改良博世工藝（主刻蝕）中形成的鈍化層的致密性和抗蝕性，提高聚合物的質量，避免在刻蝕深溝槽頂部時發生過度橫向刻蝕行為，有效降低了深溝槽頂部側壁的粗糙度，從而為后續的主刻蝕奠定了基礎。

25、（2）通過在進行主刻蝕時的工藝氣體（第二工藝氣體）中引入分子量更低，導熱性更好的氦氣代替常規博世工藝中使用的氬氣方式，減輕了刻蝕初期鞘層不穩定和掩膜邊緣效應造成的頂部區域劇烈的刻蝕行為，有效防止了聚合物堆積和頂部粗糙度擴大問題的發生。

26、（3）通過在進行主刻蝕時使用脈沖式等離子體刻蝕方式進行深溝槽的刻蝕，能夠與氦氣配合，進一步改善等離子體的分布，減輕刻蝕過程中的離子損傷，防止離子散射造成的側壁損傷，同時避免了電子遮擋效應，因此能夠提高器件的性能和可靠性。

27、（4）通過在進行主刻蝕時選擇性引入h2氣作為輔助氣體與he氣配合，加快了副產物的抽離速率，防止了因副產物抽離困難，與聚合物反應生成復合物，破壞鈍化層的致密性問題，提高了刻蝕效率；通過在進行主刻蝕時選擇性引入o2氣作為輔助氣體與he氣配合，能夠形成致密的氧化物層，和鈍化層一起形成雙重保護薄膜，對深溝槽中部刻蝕形貌提供保護；因此可在提高鈍化層質量的同時，使得刻蝕結果垂直度更好，并起到降低側壁粗糙度的效果，從而通過結合h2氣、o2氣、he氣的氣體本身特性與傳統的博世工藝進行融合，實現對刻蝕行為的調控和改良，有效擴大了刻蝕工藝窗口，并為后續執行第二刻蝕工藝進行平滑處理奠定了基礎。

28、（5）通過在主刻蝕之后引入第二刻蝕工藝作為后處理刻蝕步驟，在高壓體系下進行溫和的刻蝕，使側壁粗糙度得到進一步地平滑處理，從而通過后處理的刻蝕方法，有效改善甚至平滑了深溝槽刻蝕時的側壁粗糙度。

29、綜上，通過上述多因素的單一或協同調控，改良了高深寬比結構下的深溝槽側壁缺陷。

30、本申請的其他優點將在下述的具體實施方式中進行闡述。

技術特征：

1.一種半導體結構形成方法，其特征在于，包括：

2.根據權利要求1所述的半導體結構形成方法，其特征在于，所述第一預處理工藝包括預沉積工藝，所述預沉積工藝用于：通過使用第一工藝氣體形成的所述聚合物層對所述掩膜圖形的表面進行預保護，以降低表面粗糙度；所述第一工藝氣體中含有氟基氣體。

3.根據權利要求2所述的半導體結構形成方法，其特征在于，所述第一工藝氣體，具體包括c4f8、o2和ar；和/或，執行所述第一預處理工藝時，溫度為10℃～60℃，壓力為1mtorr～150mtorr，源功率為100w～1500w，偏置功率為10w～300w。

4.根據權利要求1所述的半導體結構形成方法，其特征在于，所述改良博世工藝包括依次按刻蝕步驟、鈍化層沉積步驟、刻蝕步驟形成的多個周期性循環步驟；其中，所述鈍化層沉積步驟用于形成鈍化層，所述鈍化層沉積在所述深溝槽的內壁上和所述聚合物層的表面上，和/或，所述改良博世工藝使用含有所述氦氣的第二工藝氣體，在進行所述刻蝕步驟時，還在所述第二工藝氣體中選擇性添加h2或o2，和/或，進行所述改良博世工藝時，溫度為10℃～60℃，壓力為1mtorr～150mtorr，源功率為100w～4000w，偏置功率為10w～500w。

5.根據權利要求4所述的半導體結構形成方法，其特征在于，所述第二工藝氣體中包括配置于所述刻蝕步驟的刻蝕氣體，和配置于所述鈍化層沉積步驟的鈍化氣體，在所述第二工藝氣體中選擇性添加h2或o2時，h2的流量為所述刻蝕氣體流量的5%～15%，o2的流量為所述鈍化氣體流量的10%～20%。

6.根據權利要求4所述的半導體結構形成方法，其特征在于，所述脈沖式等離子體刻蝕使用在所述刻蝕步驟中，所述氦氣用于加速等離子體的均勻分布和反應產物的排除，以減少橫向刻蝕的發生。

7.根據權利要求1所述的半導體結構形成方法，其特征在于，所述第二刻蝕工藝中使用包括cf4、o2、ar、he中的至少一種的第三工藝氣體，用于對所述深溝槽的側壁表層進行刻蝕平滑處理以降低表面粗糙度；和/或，進行所述第二刻蝕工藝時，溫度為10℃～60℃，壓力為1mtorr～500mtorr，源功率為100w～1500w，偏置功率為10w～300w。

8.根據權利要求1所述的半導體結構形成方法，其特征在于，所述第一預處理工藝的另一種實現方式為：所述第一預處理工藝以第二預處理工藝替代，所述第二預處理工藝包括第三刻蝕工藝，并使第三刻蝕作用于所述掩膜圖形的表面。

9.根據權利要求8所述的半導體結構形成方法，其特征在于，所述第三刻蝕工藝中使用包括n2、o2、ar中的至少一種的第四工藝氣體，用于對所述掩膜圖形的表層進行修復以降低表面粗糙度；和/或，進行所述第三刻蝕工藝時，溫度為10℃～60℃，壓力為1mtorr～150mtorr，源功率為100w～1500w，偏置功率為10w～300w。

10.一種半導體結構，其特征在于，使用如權利要求1-9任意一項所述的半導體結構形成方法得到。

技術總結
本申請公開了一種半導體結構形成方法及半導體結構，形成方法包括：提供襯底，在襯底的一側上形成多個光刻膠掩膜圖形，相鄰兩個掩膜圖形之間具有開口；執行第一預處理工藝，以在開口兩側的掩膜圖形的表面上形成聚合物層；執行第一刻蝕工藝，以在開口的內底壁上形成深溝槽；第一刻蝕工藝基于改良博世工藝進行，改良博世工藝為采用氦氣保護的脈沖式等離子體刻蝕工藝；執行第二刻蝕工藝，使第二刻蝕作用于深溝槽的側壁表面。本申請實現對刻蝕行為的調控和改良，有效擴大了刻蝕工藝窗口，改善了高深寬比結構下的側壁缺陷，提高了器件的性能和可靠性。

技術研發人員：胥沛雯,王士京,王兆祥,梁潔,王曉雯,仲凱,許競翔
受保護的技術使用者：上海邦芯半導體科技有限公司
技術研發日：
技術公布日：2025/4/24