專利名稱：一種斬波穩定西格瑪-德爾塔調制器的制作方法
技術領域：
本發明涉及西格瑪-德爾塔調制器(Sigma-delta modulator,以下簡稱Σ Δ調制器)，特別涉及用于斬波穩定(chopper stabilization)放大器的計時時鐘的改善。
背景技術：
Σ Δ調制器廣泛用于消費電子音頻設備和精密測量設備，如M比特音頻模數轉換器(ADC)。信號處理是在數字域而非模擬域進行的，隨著半導體進程的提高，也就使得節電和性能提高得以實現。Σ △調制器在一個很高的頻率上對輸入信號進行采樣，并在一個很寬的頻帶上擴展噪聲(spread noise)。這種超取樣(over-sampling)和噪聲整形(noise shaping)可以提供更高的線性和動態范圍。有時使用斬波穩定將噪聲搬移到一個更高的頻率上，然后在放大后去除噪聲。在第一階段放大器的輸入之前加入一個乘法器，而在第一階段放大起的輸出上加入第二個乘法器。這些乘法器由一個斬波時鐘(chopping clock)來控制。輸入信號被第一乘法器調制搬移到斬波時鐘的奇次諧波上。在放大器輸入上的不想要的噪聲仍然在一個低頻上。在噪聲和諧波放大后，第二乘法器將信號從奇次諧波搬回到低頻帶上，同時將放大的低頻噪聲調制搬移到它能被濾除的諧波上。因此在低頻帶上的信號去除了不想要的噪聲。圖1是一個斬波穩定Σ Δ調制器的示意圖。圖1是發明人想到的一個系統的方框圖，不是現有技術。差分輸入信號VINP、VINN是模擬信號，輸入到取樣保持積分模塊120。 非重疊相位時鐘P1、P2控制取樣保持積分模塊120內的開關，在Pl時連接模擬輸入VINP、 VINN到取樣電容，在P2時斷開該模擬輸入并適用反饋到該取樣電容。取樣電容在P2時驅動取樣保持積分模塊120的輸出，但是在Pl時與該輸出隔離。Pl即是取樣階段，而P2是積分階段。第一階段放大器140因為增加的輸入斬波器132和輸出斬波器134而穩定。當斬波時鐘C2處于活動狀態(active)時，斬波器132、134交換該差分信號，但是當Cl處于活動狀態(active)時，則讓該差分信號通過。斬波時鐘C1、C2是非重疊的并在一個比相位時鐘P1、P2更低的頻率上運行。積分電容(圖中未顯示)也可以加在輸入斬波器132、第一階段放大器140和輸出斬波器134的附近。第二階段取樣保持積分模塊122和第二階段放大器142以類似的方式運行，但是沒有斬波器在第二階段放大器142旁。量化器14(quantizer)是一個1_比特量化器、微分器、德爾塔函數(delta function)、比較器、或者單比特數模轉換器(DAC)，其產生差分輸出0UTP、0UTN反饋回到取樣保持積分模塊120、122。高精度Σ Δ調制器為了有更好的線性，取樣保持積分模塊120內的開關需要更大的導通電阻Ror^on-resistance)。對開關使用稍微大點的晶體管就可以達到較大的Ron。 但是，這些較大的晶體管也會有較大的電容值，因此當接通時，它們的溝道下就會有更多的電荷。當晶體管開關斷開時，有一些電荷會推入到源極(source)節點和漏極(drain)節點。 較大的Ron需要較大的柵極尺寸(gate size)，因此有更多的電荷被推入源極節點和漏極節點。當取樣保持積分模塊120內的晶體管開關斷開時，如在Pl或P2結束時，注入電荷 150就是不想要的被推入源極節點和漏極節點的電荷。這些注入電荷150通過輸入斬波器 132，在第一階段放大器140的輸入上產生電壓尖峰。然后這些電壓尖峰被第一階段放大器 140放大，導致產生錯誤的偏移，其會反饋回并通過第二階段放大器142而到達輸出。注入電荷150可能就在斬波時鐘Cl、C2切換之前被注入，產生錯誤的斬波穩定。 當電荷注入發生在一個關鍵時刻，剛好在斬波時鐘切換之前，這樣會加入雜散信號(spurs) 到信號頻帶上。圖2顯示一個傳統的斬波時鐘計時時間安排，當剛好在斬波時鐘切換之前P2時鐘斷開，這會產生電壓尖峰。相位時鐘P1、P2是非重疊的，它們控制取樣保持積分模塊120 (圖 1)內的取樣和積分。斬波時鐘C1、C2也是非重疊的，但是在一個已除降的(divided-down) 頻率上運行，如在相位時鐘PI、P2頻率的1/2或1/4頻率上運行。在該傳統計時上，P2降導致斬波時鐘C2降，Pl升導致Cl有一些傳輸延遲后也升。 當P2降時，在取樣保持積分模塊120內的晶體管開關上出現電壓尖峰152。這些電壓尖峰 152出現在P2降之后、但是C2降之前、C2仍然處于活動狀態時。因此注入電荷就傳輸通過輸入斬波時鐘132內的晶體管。當C2降時，然后額外的電荷(未顯示)也會注入到這些相同的節點處。因此電壓尖峰152被輸入斬波器132和輸出斬波器134調制和解調，產生無法消除的誤差。圖3顯示另一個現有技術的斬波時鐘計時，當剛好在斬波時鐘切換之前Pl時鐘斷開，這會產生電壓尖峰。請參看Groeneold的美國專利公開2010/(^89682之圖4。在此現有技術計時里，Pl降導致斬波時鐘C2降。然后另一個斬波時鐘Cl升。最后P2升。當P1、P2都是低位時，在處于非活動狀態，斬波時鐘C1、C2改變。當Pl降時，在取樣保持積分模塊I20內的晶體管開關上出現電壓尖峰154。這些電壓尖峰154出現在Pl降之后、但是C2降之前、C2仍然處于活動狀態時。因此注入電荷就傳輸通過輸入斬波時鐘132內的晶體管。電壓尖峰IM被輸入斬波器132和輸出斬波器 134調制和解調，產生無法消除的誤差。而且，當C2降時，然后額外的電荷(未顯示)也會通過輸出斬波器134的晶體管而注入到輸出上。在圖2和圖3，當主要的相位時鐘下降時，就會出現電壓尖峰，因為晶體管開關閉合而注入電荷。這些電壓尖峰出現在一個關鍵時刻，剛好在斬波時鐘切換之前。因此，在這個關鍵時刻，電壓尖峰和輸入信號一同被調制和解調。期望能有一個具有改良的斬波時鐘計時的Σ Δ調制器。期望有一個開關電容積分器的Σ Δ調制器，不會剛好在斬波時鐘轉換之前注入電荷。期望Σ Δ調制器有改善的線t生禾口噪聲容限(linearity and noise margins)。

圖1是一個斬波穩定Σ Δ調制器的示意圖。圖2顯示傳統的斬波時鐘計時安排，因為Ρ2時鐘正好在斬波時鐘切換之前關閉， 這會導致電壓尖峰。圖3顯示另一個現有技術斬波時鐘計時安排，因為Pl時鐘正好在斬波時鐘切換之前關閉，這會導致電壓尖峰。圖4顯示一個改善的計時安排，其中斬波時鐘在相位時鐘之前改變。圖5是實現斬波穩定Σ Δ調制器功能的開關電容積分器的示意圖。圖6顯示在取樣階段Pl的斬波穩定Σ Δ調制器的示意圖。圖7顯示在積分階段Ρ2的斬波穩定Σ Δ調制器的示意圖。圖8是時鐘產生器的示意圖，其在相位時鐘之前轉換斬波時鐘，雖然斬波時鐘是從相位時鐘除降的。圖9是斬波穩定Σ Δ調制器的信號性能圖。
具體實施方式本發明涉及一個改進的斬波穩定Σ Δ調制器。以下描述使本領域技術人員能夠依照特定應用及其要求制作和使用在此提供的本發明。所屬領域的技術人員將明了對優選實施例的各種修改，且本文所界定的一般原理可應用于其它實施例。因此，本發明不希望限于所展示和描述的特定實施例，而是應被賦予與本文所揭示的原理和新穎特征一致的最廣范圍。本發明已經認識到現有技術里的斬波時鐘計時是有缺陷的，因為相位時鐘剛好早斬波時鐘改變之前關掉，會有注入電荷。而該注入電荷出現在一個關鍵時刻，正是當節點電壓需要是穩定的時刻。本發明還認識到可以改變斬波時鐘計時，以使得來自相位時鐘的電荷在改變斬波時鐘之后(在關鍵時刻過去之后)被注入。那么該電路需要較長的時間從注入電荷中恢復過來。圖4顯示一個改善的計時時間，其中斬波時鐘在相位時鐘之前改變。因為斬波時鐘是從相位時鐘除降的(divided-down)，從較慢的時鐘產生較快的時鐘，這是反直覺的 (counter-intuitive) 0但是，這個反直覺的時間安排會給基于斬波器的Σ △調制器帶來好處。在一個實際的電路里，斬波時鐘可以被相位時鐘除以一個除數2或更大，如2、4、 16、32、64等等。盡管斬波時鐘C1、C2在比相位時鐘P1、P2更低的頻率上運行，但是斬波時鐘Cl、C2在相位時鐘PI、P2改變之前就轉換。當斬波時鐘和相位時鐘都改變時，斬波時鐘的邊沿出現在相位時鐘的邊沿之前。當P2仍處于活動狀態時，斬波時鐘C2降，然后斬波時鐘Cl升。在Cl升之后，相位時鐘P2降，導致電荷注入和電壓尖峰156。但是當出現電壓尖峰156時斬波時鐘Cl、C2 是穩定的，使得在相位時鐘P1、P2下一次變化之前，允許有節點的穩定性。確實是，因為P2 降，使得剛好在電壓尖峰156之后Pl升，一些注入電荷被晶體管開關(其由Pl升而控制) 吸收，而不會傳輸通過輸入斬波器132到達第一階段放大器140。因為Pl升，一些注入電荷被轉移到新形成的溝道(newly-formed channels) 0無論如何，在下一次相位時鐘改變之前，電荷共享需要較長的時間去進入穩定狀態(settle)。要有足夠的時間使積分進入穩定狀態(for integration to settle)，用于第一階段放大器140去運行并驅動其輸出到一個穩定的數值。應該可以達到更好的線性。當斬波時鐘Cl降時，C2稍微延遲點而上升，然后P2降，Pl升。當斬波時鐘C1、C2 不轉換時，相位時鐘P1、P2產生其他邊沿。可以使用一個在相位時鐘P1、P2頻率上運行的主時鐘，來產生具有理想計時安排的所有時鐘P1、P2、C1、C2，通過重新同步除降的時鐘到該主時鐘，然后使用控制的延遲來產生理想次序的時鐘邊沿，如稍后的圖8所示。圖5是開關電容積分器的示意圖，其實現一個斬波穩定Σ Δ調制器。圖4所示的斬波時鐘Cl、C2和相位時鐘Ρ1、Ρ2的計時安排應用到圖5-圖7的時鐘Cl、C2、PI、Ρ2上。 特別地，在斬波時鐘Cl、C2和相位時鐘PI、Ρ2改變的那段時間里，斬波時鐘Cl、C2在相位時鐘Ρ1、Ρ2之前轉換。因為相位時鐘Ρ1、Ρ2的運行頻率高于斬波時鐘C1、C2的運行頻率， 所以仍有時間當相位時鐘PI、P2轉換時，斬波時鐘Cl、C2還保持穩定。差分輸入信號VINP、VINN應用到開關42、44上，開關42、44在Pl階段閉合，對電容器58、60充電。開關50、52在Pl階段也是閉合，將電容器58、60的背板接地。在P2階段，開關42、44、50、52斷開，而開關M、56閉合，將存儲在電容58、60上的電荷傳輸到運算放大器110的輸入。非重疊斬波時鐘Cl、C2應用到開關22、24、沈、28上， 要么傳輸要么反轉信號到運算放大器110的反相和非反相輸入上。類似的斬波開關32、34、 36、38在運算放大器110的輸出上。反饋電容器102、104連接運算放大器110的輸入和輸出，具有增益配置kl，其中kl是電容器58和電容器102的比率。第二個取樣保持積分模塊通過開關62、64和電容器78、80連接到運算放大器110 的輸出上，開關62、64在Pl階段也是閉合的。接地開關70、72在Pl時是閉合的。在P2階段，開關62、64、70、72斷開，開關74、76閉合，將存儲在電容器78、80上的電荷傳輸到第二運算放大器112的輸入。反饋電容器106、108連接第二運算放大器112的輸入和輸出，具有增益配置k2，其中k2是電容器78和電容器106的比率。量化器14接收第二運算放大器112的輸出V0P2、V0N2,并產生差分輸出C0UTP、 C0UTN。一旦V0P2、V0N2之間的差值達到一個閾值，量化器14就轉換C0UTP、C0UTN，驅動一個至高，另一個至低。COUTP、COUTN可以輸出到一個濾波器，或者其他下游電路。COUTP、COUTN也可以反饋回第一取樣保持積分模塊的開關46、48，和反饋回第二取樣保持積分模塊的開關66、68。運算放大器110和附近的元件起到第一積分器的作用，如圖1中的取樣保持積分模塊120，而運算放大器112及其附近的元件起到第二積分器的作用，如取樣保持積分模塊 122。反饋信號的加總由開關46、48提供到電容器58、60，作為第一加法器，由開關66、68提供到電容器78、80，作為第二加法器。開關22、24、洸、28執行輸入斬波器132的功能，而開關32、34、36、38執行輸出斬波器134的功能。這些及其他開關可以由η-溝道晶體管來實現，或者由P-溝道晶體管來實現，或者是并聯的η-溝道和ρ-溝道晶體管的傳輸門。增益調整(scaling)可以通過電容器比率來實現。圖6顯示斬波穩定Σ Δ調制器在取樣階段Pl時的示意圖。當Pl高而Ρ2低時， 開關42、44、50、52閉合，開關46、48、Μ、56保持斷開，允許取樣電容器58、60去取樣模擬輸入。在第二積分器，開關62、64、70、72閉合，開關66、68、74、76保持斷開，允許取樣電容器 78,80去取樣第一積分器的輸出。斬波器可以是兩者中任一狀態，因為斬波時鐘是從相位時鐘中除降的 (divided-down)，但是在次例子里Cl是高C2是低。由Cl控制的開關22J4將反饋從積分電容器102、104傳輸到運算放大器110的輸入上，而由C2控制的開關沈、觀保持斷開，防止交越(cross-over)。在輸出斬波器，由Cl控制的開關32、34，將運算放大器110的輸出傳輸到第二階段和積分電容102、104，而由C2控制的開關36、38保持斷開，防止交越 (cross-over)0當P2關閉，緊接著Pl打開，斬波時鐘C1、C2是穩定的，所以在取樣階段結束之前， 有整個Pl脈寬去共享注入電荷。由P2關閉引起的噪聲不會被輸入斬波器132和輸出斬波器134調制和解調，因為出現注入電荷時斬波時鐘沒有變化。圖7顯示斬波穩定Σ Δ調制器在積分階段Ρ2時的示意圖。當Pl低而Ρ2高時， 開關42、44、50、52保持斷開，開關46、48、Μ、56閉合。反饋被驅動到取樣電容器58、60的一塊極板上，而另一塊極板通過開關Μ、56和輸入斬波器(開關22、24、沈、28)連接到運算放大器110的輸入上。在第二積分器上，開關62、64、70、72斷開，開關66、68、74、76閉合。反饋被驅動到取樣電容器78、80的一塊極板上，而另一塊極板通過開關74、76連接到運算放大器111的輸入上。當Pl關閉，緊接著Ρ2打開，斬波時鐘C1、C2是穩定的，所以在積分階段結束之前， 有整個P2脈寬去共享注入電荷。由Pl關閉引起的噪聲不會被輸入斬波器132和輸出斬波器134調制和解調，因為出現注入電荷時斬波時鐘沒有變化。線性得到提高。圖8是一個時鐘產生器的示意圖，該時鐘產生器在轉化相位時鐘之前轉換斬波時鐘，即使斬波時鐘是從相位時鐘除降的。主時鐘CLKIN運行在相位時鐘PI、P2的頻率上。 觸發器(flip-flop) 196、198將CLKIN除以4，產生CLKD4。圖4的計時只需要其中一個觸發器196、198，因為圖4里斬波時鐘的頻率只是相位時鐘頻率的一半。當CLKD4是高時，逆變器194(inverter)反轉CLKD4，驅動一個0信號到與非門 (NAND gate) 164，然后驅動一個1信號，傳輸穿過延遲線168，被逆變器192反轉，驅動斬波時鐘C2至低。由延遲線168的高輸出被反饋回與非門162的輸入，使得高CLKD4反轉，傳輸穿過延遲線166，被逆變器190反轉，驅動斬波時鐘Cl至高。因此Cl和C2是非重疊的。延遲線170保證了相位時鐘P1、P2是在斬波時鐘C1、C2變化之后才變化的。延遲線170和其他元件的延遲量可以由電路設計者設定以確保可以達到圖4的計時安排。特別地，觸發器198的時鐘輸出延遲(clock-to-output delay)應該小于產生CLKIN的延遲加上延遲線170的延遲，才能保證斬波時鐘C1、C2在相位時鐘P1、P2轉換之前完成轉換。當CLKIN是高時，逆變器184反轉來自延遲線170的延遲了的CLKIN，驅動一個0信號到與非門174的輸入，然后驅動1傳輸通過延遲線178，再被逆變器182反轉，驅動相位時鐘P2至低。然后延遲線178的高輸出被反饋回與非門172的一個輸入，高的延遲的CLKIN 被反轉，傳輸通過延遲線176，被逆變器180反轉，驅動相位時鐘Pl至高。因此P1、P2是非重疊的。圖9是斬波穩定Σ Δ調制器的信號性能圖。圖5電路是使用圖4的相位和斬波時鐘的計時安排來運行的。尖峰出現在基本頻率和奇次諧波上。但是，功率譜密度(PSD) 在大約50000Hz保持低位，顯示良好的信噪比。信噪失真比(SNDR)是154. 3dB，精度的等效比特位數(ENOB)是21. 5比特。相比之下，使用圖2的計時安排的仿真模擬，產生20. 4的 ΕΝ0Β，而使用圖3的計時安排的仿真模擬，產生19. 1的ΕΝ0Β。因此改善的計時方式提高了等效精度1 2比特。
1替代實施例發明人還想到一些其他的實施例。例如時鐘產生器可以由各種方法來實現，如一個或多個鎖相環(PLL)、延遲線、其他類型時鐘分頻器、反轉觸發器、鎖存器、或者其他安排和類型的邏輯門。雖然圖8已經顯示了反饋回與非門用于產生非重疊時鐘，但是也可以使用仔細的計時分析，使用延遲線產生非重疊時鐘，不需要反饋。相位時鐘也可以稱為多相位時鐘。主時鐘可以在另一個頻率上運行，該頻率被第一除數除降以觸發產生相位時鐘，以及被另一個較大的除數除降以觸發產生斬波時鐘。為了時序和管線式目的，可以在邏輯和數據路徑上加入鎖存器、觸發器、寄存器和其他存儲設備，以允許時鐘同步。也可以為了各種目的而增加緩存、電容器、濾波器、電阻器和其他元件。可以不使用相位開關50、52、70、72使取樣電容器的背板接地，而是使用另一個固定電壓，如電源或者共模電壓。通過互換反相和非反相輸入，可以增加逆變，但是不改變整個功能，因此可以看成是等同的。開關可以是η溝道晶體管、P溝道晶體管，或具有并聯的η溝道和P溝道晶體管的傳輸門，或更復雜的電路，可以是無源的或有源的，放大的或非放大的。可以反轉時鐘去驅動P溝道晶體管的柵極。可以使用低觸發時鐘(Active-low clocks)，其有非重疊的低電平脈沖，而不是非重疊的高電平脈沖。可在各種節點處添加額外組件，例如電阻器、電容器、電感器、晶體管等，且還可存在寄生組件。啟用和停用所述電路或者停電時鐘可用額外晶體管或以其它方式實現。可添加傳送門晶體管或傳輸門以用于隔離。雖然已經顯示了差分邏輯，但是可以使用具有固定電壓的單端信號，如對補差分信號(complement differential signals)接地，或者使用真差分足各@ (true differential path)。晶體管和電容最終的尺寸可以在電路仿真或現場測試之后進行選擇。可以使用金屬掩膜或其他可編程部件，去確定最終的電容、電阻、或晶體管尺寸。在差分信號之間可以加入均衡開關。加法器可以加入正或負值。當加入負值時，加法器可以認為是減法器。術語“加法器”包括加法運算和減法運算。雖然在兩階段Σ Δ調制器的第一階段已經加入斬波乘法器，但是斬波乘法器可以加在第二階段而非第一階段，或者是兩個階段都加入。雖然已經顯示了兩階段Σ Δ調制器，但是也可以使用單階段Σ Δ調制器，或者三階段Σ Δ調制器。雖然描述的是Σ Δ調制器在ADC里的應用，但是Σ Δ調制器也可以使用在其他應用里。本發明背景技術部分可含有關于本發明的問題或環境的背景信息而非描述其它現有技術。因此，在背景技術部分中包括材料并不是申請人承認現有技術。本文中所描述的任何方法或工藝為機器實施或計算機實施的，且既定由機器、計算機或其它裝置執行且不希望在沒有此類機器輔助的情況下單獨由人類執行。所產生的有形結果可包括在例如計算機監視器、投影裝置、音頻產生裝置和相關媒體裝置等顯示裝置上的報告或其它機器產生的顯示，且可包括也為機器產生的硬拷貝打印輸出。對其它機器的計算機控制為另一有形結果。已出于說明和描述的目的呈現了對本發明實施例的先前描述。其不希望為詳盡的或將本發明限于所揭示的精確形式。鑒于以上教示，許多修改和變型是可能的。希望本發明的范圍不受此詳細描述限制，而是由所附權利要求書限制。
權利要求
1.一個斬波穩定Σ Δ調制器，包括 模擬輸入；第一取樣保持積分模塊，其接收所述模擬輸入，并接收一差分反饋信號，所述第一取樣保持積分模塊有第一取樣電容器和第一相位開關和第一差分輸出；第一運算放大器，其有第一運算放大器差分輸入和第一運算放大器差分輸出； 第一斬波乘法器，其連接在所述第一差分輸出和第一運算放大器差分輸入之間，第一斬波乘法器將第一差分輸出傳輸到第一運算放大器差分輸入上，以響應第一斬波時鐘，第一斬波乘法器交換來自第一差分輸出的差分信號而驅動第一運算放大器差分輸入，以響應第二斬波時鐘；第二斬波乘法器，其連接在第一運算放大器差分輸出和一個中間差分信號之間，第二斬波乘法器將第一運算放大器差分輸出傳輸到中間差分信號上，以響應第二斬波時鐘，第二斬波乘法器交換來自第一運算放大器差分輸出的差分信號以驅動中間差分信號，以響應第二斬波時鐘；第二取養保持積分模塊，其接收中間差分信號，并接收所述差分反饋信號，第二取養保持積分模塊有第二取樣電容和第二相位開關和第二差分輸出；第二運算放大器，其接收所述第二差分輸出并產生第二運算放大器差分輸出； 均衡器，其將第二運算放大器差分輸出轉換為二進制比特，以產生所述差分反饋信號作為所述斬波穩定Σ Δ調制器的一個輸出；第一相位時鐘，其應用在所述第一相位開關和所述第二相位開關上； 第二相位時鐘，其應用在所述第一相位開關和所述第二相位開關上； 時鐘產生器，其產生第一斬波時鐘和第二斬波時鐘，作為有第二頻率的非重疊時鐘，其還產生第一相位時鐘和第二相位時鐘，作為有第一頻率的非重疊時鐘，第一頻率是第二頻率的倍數，所述時鐘產生器產生的第一和第二斬波時鐘的邊沿出現在第一和第二相位時鐘邊沿之前，第一相位時鐘、第二相位時鐘、第一斬波時鐘、 第二斬波時鐘都在斬波時鐘周期開始時變化； 由此，在斬波時鐘周期里，斬波時鐘邊沿是在相位時鐘邊沿之前產生的。
2.如權利要求1所述的斬波穩定Σ△調制器，其中在第一取樣保持積分模塊里的第一相位開關切換狀態之前，在第二取樣保持積分模塊里的第二相位開關切換狀態之前，第一斬波乘法器和第二斬波乘法器互換差分信號；由此，斬波乘法器在相位開關狀態變化之前是穩定的。
3.如權利要求2所述的斬波穩定ΣΔ調制器，其中時鐘產生器還包括 主時鐘，其運行在第一頻率上；時鐘分頻器，其接收主時鐘并將主時鐘分頻而產生分頻時鐘； 第一非重疊時鐘產生器，其接收主時鐘，其產生第一相位時鐘和第二相位時鐘，其中第一相位時鐘和第二相位時鐘從不在同一時間處于活動狀態；第二非重疊時鐘產生器，其接收主時鐘，其產生第一斬波時鐘和第二斬波時鐘，其中第一斬波時鐘和第二斬波時鐘從不在同一時間處于活動狀態。
4.如權利要求3所述的斬波穩定ΣΔ調制器，其中第一非重疊時鐘產生器還包括 輸入延遲，其用于延遲主時鐘的邊沿，保證第一相位時鐘和第二相位時鐘的邊沿出現在由第二非重疊時鐘產生器產生的第一斬波時鐘和第二斬波時鐘的邊沿之后。
5.如權利要求2所述的斬波穩定ΣΔ調制器，其中每個差分信號、差分輸入、差分輸出包括真線(true line)和補線(complement line),還包括第一真積分電容器，其連接在第一運算放大器差分輸入和第一運算放大器差分輸出的真線之間；第一補積分電容器，其連接在第一運算放大器差分輸入和第一運算放大器差分輸出的補線之間；第二真積分電容器，其連接在第二運算放大器差分輸入和第二運算放大器差分輸出的真線之間；第二補積分電容器，其連接在第二運算放大器差分輸入和第二運算放大器差分輸出的補線之間。
6.如權利要求5所述的斬波穩定Σ△調制器，其中第一取樣保持積分模塊還包括 第一真取樣電容器；第一補取樣電容器；其中第一真取樣電容器是第一取樣電容器；第一真輸入相位開關，其于第一相位時鐘處于活動狀態時，連接所述模擬輸入的真線到所述第一真取樣電容器的前極板；第一真固定相位開關，其于第一相位時鐘處于活動狀態時，應用一固定電壓到所述第一真取樣電容器的后極板上；第一真反饋相位開關，其于第二相位時鐘處于活動狀態時，連接所述差分反饋信號的真線到所述第一真取樣電容器的前極板；第一真連接相位開關，其于第二相位時鐘處于活動狀態時，連接第一真取樣電容器的后極板到第一斬波乘法器的第一差分輸出的真線上；第一補輸入相位開關，其于第一相位時鐘處于活動狀態時，連接所述模擬輸入的補線到所述第一補取樣電容器的前極板；第一補固定相位開關，其于第一相位時鐘處于活動狀態時，應用所述固定電壓到所述第一補取樣電容器的后極板上；第一補反饋相位開關，其于第二相位時鐘處于活動狀態時，連接所述差分反饋信號的補線到所述第一補取樣電容器的前極板；第一補連接相位開關，其于第二相位時鐘處于活動狀態時，連接第一補取樣電容器的后極板到第一斬波乘法器的第一差分輸出的補線上。
7.如權利要求6所述的斬波穩定ΣΔ調制器，其中第二取樣保持積分模塊還包括 第二真取樣電容器；第二補取樣電容器；其中第二真取樣電容器是第二取樣電容器；第二真輸入相位開關，其于第一相位時鐘處于活動狀態時，連接所述中間差分信號的真線到所述第二真取樣電容器的前極板；第二真固定相位開關，其于第一相位時鐘處于活動狀態時，應用所述固定電壓到所述第二真取樣電容器的后極板上；第二真反饋相位開關，其于第二相位時鐘處于活動狀態時，連接所述差分反饋信號的真線到所述第二真取樣電容器的前極板；第二真連接相位開關，其于第二相位時鐘處于活動狀態時，連接第二真取樣電容器的后極板到第二運算放大器的第二差分輸出的真線上；第二補輸入相位開關，其于第一相位時鐘處于活動狀態時，連接所述中間差分信號的補線到所述第二補取樣電容器的前極板；第二補固定相位開關，其于第一相位時鐘處于活動狀態時，應用所述固定電壓到所述第二補取樣電容器的后極板上；第二補反饋相位開關，其于第二相位時鐘處于活動狀態時，連接所述差分反饋信號的補線到所述第二補取樣電容器的前極板；第二補連接相位開關，其于第二相位時鐘處于活動狀態時，連接第二補取樣電容器的后極板到第二運算放大器的第二差分輸出的補線上。
8.如權利要求6所述的斬波穩定ΣΔ調制器，其中第一真輸入相位開關、第一真固定相位開關、第一真反饋相位開關、第一真連接相位開關、第一補輸入相位開關、第一補固定相位開關、第一補反饋相位開關、第一補連接相位開關，每個包括η溝道晶體管，其在η溝道晶體管的柵極上接收第一相位時鐘或第二相位時鐘。
9.一個模數轉換器ADC，包括 觸發時鐘；延遲，其延遲所述觸發時鐘，以產生延遲的觸發時鐘； 時鐘分頻器，其將所述觸發時鐘分頻，以產生有除降頻率的分頻時鐘； 多相位非重疊時鐘產生器，其接收延遲的觸發時鐘，觸發產生第一相位時鐘和第二相位時鐘，第一相位時鐘和第二相位時鐘有非重疊及處于活動狀態的脈沖，并在第一頻率上運行，第一頻率是所述除降頻率的倍數；斬波非重疊時鐘產生器，其接收分頻時鐘，觸發產生第一斬波時鐘和第二斬波時鐘，第一斬波時鐘和第二斬波時鐘有非重疊及處于活動狀態的脈沖，并在所述除降頻率上運行；其中延遲的觸發時鐘觸發所述多相位非重疊時鐘產生器，轉換第一相位時鐘和第二相位時鐘；其中分頻時鐘觸發所述斬波非重疊時鐘產生器，轉換第一斬波時鐘和第二斬波時鐘； 其中第一斬波時鐘和第二斬波時鐘的邊沿出現在斬波時鐘周期要早于第一相位時鐘和第二相位時鐘的邊沿，它們是被所述觸發時鐘的同一邊沿觸發的； 模擬信號； 反饋信號；第一取樣電容器，其有一前極板和一后極板；輸入晶體管開關，其柵極接收所述第一相位時鐘，其溝道連接所述模擬信號到所述第一取樣電容器的前極板；反饋晶體管開關，其柵極接收所述第二相位時鐘，其溝道連接所述反饋信號到所述第一取樣電容器的前極板；連接晶體管開關，其柵極接收所述第二相位時鐘，其溝道連接所述第一取樣電容器的后極板到第一輸入信號；第一運算放大器，其連接在第一運算放大器輸入信號和第一運算放大器輸出信號之間，第一運算放大器有一反相輸入和一非反相輸入，其接收第一運算放大器輸入信號，第一輸出和第二輸出驅動所述第一運算放大器輸出；第一斬波通過晶體管開關，其柵極接收所述第一斬波時鐘，其溝道連接所述第一輸入信號到所述第一運算放大器的反相輸入；第一斬波交越晶體管開關，其柵極接收所述第二斬波時鐘，其溝道連接所述第一輸入信號到所述第一運算放大器的非反相輸入；第二斬波通過晶體管開關，其柵極接收所述第一斬波時鐘，其溝道連接所述第一運算放大器的第一輸出到一中間信號；第二斬波交越晶體管開關，其柵極接收所述第二斬波時鐘，其溝道連接所述第一運算放大器的第二輸出到所述中間信號；第一積分電容器，其連接在中間信號和第一輸入信號之間； 均衡器，其通過均衡一均衡器輸入信號而產生所述反饋信號。
10.如權利要求9所述的模數轉換器ADC，其中均衡器是1比特數模轉換器DAC。
11.如權利要求9所述的模數轉換器ADC，其中中間信號是均衡器輸入信號。
12.如權利要求9所述的模數轉換器ADC，還包括 第二取樣電容器，其有一前極板和一后極板；輸入晶體管開關，其柵極接收所述第一相位時鐘，其溝道連接所述中間信號到所述第二取樣電容器的前極板；反饋晶體管開關，其柵極接收所述第二相位時鐘，其溝道連接所述反饋信號到所述第二取樣電容器的前極板；連接晶體管開關，其柵極接收所述第二相位時鐘，其溝道連接所述第二取樣電容器的后極板到第二運算放大器輸入信號；第二運算放大器，其連接在第二運算放大器輸入信號和均衡器輸入信號之間； 第二積分電容器，其連接在第二運算放大器輸入信號和均衡器輸入信號之間。
13.—個斬波Σ Δ調制器，包括時鐘產生器裝置，用于產生第一斬波時鐘和第二斬波時鐘，以及第一相位時鐘和第二相位時鐘；時鐘邊沿次序裝置，其在所述時鐘產生器裝置內，用于產生第一斬波時鐘和第二斬波時鐘的邊沿出現在第一相位時鐘和第二相位時鐘的邊沿之前，第一相位時鐘、第二相位時鐘、第一斬波時鐘、第二斬波時鐘都在斬波時鐘周期開始時發生改變； 其中斬波時鐘周期是相位時鐘周期的倍數；相位非重疊裝置，其在所述時鐘產生器裝置內，用于產生第一相位時鐘和第二相位時鐘作為具有同一頻率的非重疊時鐘，其中第一相位時鐘和第二相位時鐘不是在同一時間都處于活動狀態的； 模擬輸入； 反饋輸出；第一取樣保持積分裝置，用于取樣所述模擬輸入，用于將反饋輸出積分到第一取樣電容器上，第一取樣電容器是由相位開關來切換的，其中當第一相位時鐘處于活動狀態時，模擬輸入被取樣，當第二相位時鐘處于活動狀態時，反饋輸出被應用到第一取樣電容器上，當第二相位時鐘處于活動狀態時，還用于連接第一取樣電容器到第一輸出； 第一放大器裝置，用于放大第一放大器輸入，以產生第一放大器輸出； 輸入斬波器裝置，其連接在所述第一輸出和第一放大器輸入之間，當第一斬波時鐘處于活動狀態時，用于連接第一輸出到第一放大器輸入，當第二斬波時鐘處于活動狀態時，用于改變第一放大器輸入；輸出斬波器裝置，其連接在所述第一放大器輸出和中間輸出之間，當第一斬波時鐘處于活動狀態時，用于連接第一放大器輸出到中間輸出，當第二斬波時鐘處于活動狀態時，用于改變中間輸出；第一積分電容器裝置，用于電容連接所述中間輸出到所述第一輸出，用于繞過所述輸入斬波器裝置、第一放大器裝置和輸出斬波器裝置；其中所述中間輸出是一個用于一階Σ Δ調制器的均衡器輸入；均衡器裝置，用于將均衡器輸入轉換為一個二進制比特以產生所述反饋輸出；由此，在斬波時鐘周期里，斬波時鐘邊沿就在相位時鐘邊沿之前產生。
14.如權利要求13所述的斬波ΣΔ調制器，其中所述斬波Σ Δ調制器是一個二階 Σ Δ調制器，還包括第二取樣保持積分裝置，用于取樣所述中間輸出，用于將反饋輸出集成到第二取樣電容器上，第二取樣電容器是由相位開關來切換的，其中當第一相位時鐘處于活動狀態時，中間輸出被取樣，當第二相位時鐘處于活動狀態時，反饋輸出被應用到第二取樣電容器上，當第二相位時鐘處于活動狀態時，還用于連接第二取樣電容器到第二輸出； 第二放大器裝置，用于放大第二輸出，以產生所述均衡器輸入； 第二積分電容器裝置，用于電容連接所述第二輸出到所述均衡器輸入。
15.如權利要求14的斬波ΣΔ調制器，其中所述輸入斬波器裝置包括輸入通過晶體管開關，每個都在柵極接收所述第一相位時鐘，用于將所述第一輸出毫無改變地傳輸到所述第一放大器輸入；輸入交叉晶體管開關，每個都在柵極接收所述第二相位時鐘，用于交換第一輸出上的差分信號，毫無改變地通過差分交換而驅動所述第一放大器輸入； 其中所述輸出斬波器裝置包括輸出通過晶體管開關，每個都在柵極接收所述第一相位時鐘，用于將所述第一放大器輸出毫無改變地傳輸到所述中間輸出；輸出交叉晶體管開關，每個都在柵極接收所述第二相位時鐘，用于交換所述第一放大器輸出上的差分信號，毫無改變地通過差分交換而驅動所述中間輸出。
16.如權利要求15所述的斬波ΣΔ調制器，還包括斬波非重疊裝置，其在所述時鐘產生器裝置內，用于產生所述第一斬波時鐘和第二斬波時鐘作為具有同一頻率的非重疊時鐘，其中所述第一斬波時鐘和第二斬波時鐘不是在同一時間都處于活動狀態的。
17.如權利要求14所述的斬波ΣΔ調制器，其中所述第一取樣保持積分裝置還包括 第一輸入相位開關，當第一相位時鐘處于活動狀態時，其連接所述模擬輸入到所述第一取樣電容器的前極板；第一反饋相位開關，當第二相位時鐘處于活動狀態時，其連接所述反饋輸出和所述第一取樣電容器的前極板；第一連接相位開關，當第二相位時鐘處于活動狀態時，其連接所述第一取樣電容器的后極板到所述第一斬波器裝置。
18.如權利要求17所述的斬波ΣΔ調制器，其中所述第一取樣保持積分裝置還包括 第一固定相位開關，當第一相位時鐘處于活動狀態時，其應用一固定電壓到所述第一取樣電容器的后極板上。
19.如權利要求18所述的斬波ΣΔ調制器，其中所述固定電壓是接地電壓。
20.如權利要求17所述的斬波ΣΔ調制器，其中所述第一輸入相位開關包括η溝道晶體管，其在柵極接收所述第一相位時鐘；其中第一反饋相位開關和第一連接相位開關，每個都包括η溝道晶體管，其在柵極接收所述第二相位時鐘。
全文摘要
模數轉換器(ADC)有斬波穩定∑Δ調制器(SDM)。SDM使用開關電容積分器去取樣、保持和積分模擬輸入，以響應非重疊多相位時鐘。在第一階段積分器里的運算放大器的輸入和輸出上加入斬波乘法器。斬波乘法器交換或傳輸通過差分輸入，以響應非重疊斬波時鐘。主時鐘運行在多相位時鐘的頻率上，該頻率除降后產生斬波時鐘。延遲線保證斬波時鐘邊沿出現在多相位時鐘邊沿之前。當多相位時鐘發生變化時，斬波乘法器已經切換并因此穩定了，所以由多相位時鐘控制的開關上的電荷注入不會立刻被斬波乘法器調制。這樣的計時安排增加了時間去響應開關上的電荷注入，提高了線性特征。
文檔編號H03M3/02GK102545908SQ201210004220
公開日2012年7月4日 申請日期2012年1月9日 優先權日2011年12月1日
發明者溫皓明, 王一濤, 陳桂枝 申請人:香港應用科技研究院有限公司