一種多相位時鐘產生電路的制作方法
【專利摘要】一種多相位時鐘產生電路，屬于電子【技術領域】。由延時鏈、鑒相器、計數器和查找表模塊組成。本發明采用鑒相器判斷延時鏈延時是否等于參考時鐘周期，并根據鑒相器的輸出結果調節延時鏈各個延時單元的延時，以使得延時鏈延時等于參考時鐘周期。同時在調節過程中，在N個延時單元中，k個延時單元延時小于理想值，N-k個延時單元延時大于理想值。N、k均為整數。通過設計查找表，將延時單元分為2×min[k,(N-k)]+1組，相鄰組的延時單元控制碼相差1，從而得到優化的線性度結果。本發明具有結構簡單、可靠性高、具有低的微分非線性和積分非線性等優點。
【專利說明】一種多相位時鐘產生電路
【技術領域】
[0001]本發明屬于電子【技術領域】，涉及時鐘產生電路，尤其涉及一種在固定頻率的參考時鐘激勵下能夠產生相位差分布均勻的多個時鐘輸出的時鐘產生電路。
【背景技術】
[0002]隨著超大規模集成電路加工工藝的不斷進步，SoC芯片包含的晶體管數量越來越多。在采用同步數字電路設計的SoC中同步時鐘通常要驅動大量的晶體管和互連線，才能到達與其相連的處于不同位置的功能模塊，使得時鐘到達電路中不同位置的功能模塊延時不一致，從而可能導致時鐘無法確保各功能模塊同步工作，產生電路邏輯錯誤，因此，片內時鐘的產生和分配變成了 SoC設計的瓶頸。
[0003]延遲鎖相環(Delay-locked Loop, DLL),被廣泛應用于時序處理領域中。與PLL(Phase Lock Loop，鎖相環)相比，DLL有幾個固有的優點。例如沒有抖動累加，更小的鎖定時間等。通過DLL可以使得SoC中各個模塊得到一致的同步時鐘。DLL可進一步地產生多個時鐘信號，各個時鐘信號的輸出同頻率，具有相同的相位差。多相位時鐘在時間測量、高速存儲器、高速接口等諸多領域有著廣泛應用。傳統的DLL多采用模擬方式實現，隨著集成電路工藝的不斷縮小，模擬電路面臨著諸多挑戰。而數字電路則具有良好的工藝適應性和可實現性。
[0004]文獻Design of Low Power Hybrid Digital Pulse Width Modulator withPiece-Wise Calibration所述的DPWM中提出一種全數字多相位時鐘產生電路(下面稱作傳統方法)，其結構如圖1所示，包括一個延時鏈、一個鑒相器、一個計數器和一個查找表模塊；所述延時鏈如圖2所示，由(N+1)個延時單元串聯而成，其中第一延時單元的輸入端作為整個延時鏈的輸入端接固定頻率的參考時鐘elk ;N個k位控制信號c[k:1]記為c[nXk:1], n=l, 2，…，N, .N為自然數,其中第一個k位控制信號C1 [k:1]控制第一延時單元，第二個k位控制信號C2 [k:1]控制第二延時單元，第η個k位控制信號Cn[k:1]控制第η延時單元，直至第Nfk位控制信號cN [k:1]控制第N延時單元；前N個延時單元分別在相應k位控制信號cn[k:l]的控制下產生相應N個相同頻率、不同相位的時鐘a[l]?a[N]；第(N+1)個延時單元的控制信號為固定值(即該延時單元不可調)，第N個延時單元的輸出a [N]和第(N+1)個延時單元的輸出a[N+l]以及固定頻率的參考時鐘elk分別輸入到所述鑒相器不同的輸入端口，所述鑒相器在第N個延時單元的輸出a[N]和第(N+1)個延時單元的輸出a[N+l]以及固定頻率的參考時鐘elk的共同作用下，輸出一個表征第N個延時單元的輸出a[N]和固定頻率的參考時鐘elk之間相位關系的2位信號ρ[1:0];所述計數器在2位信號P[1:0]和固定頻率的參考時鐘elk的控制下，輸出“加I”、“減I”或“維持不變”的結果cnt[l:0];所述查找表模塊在計數器輸出結果cnt[m:l]的控制下，輸出N個k位控制信號cn[k:1]分別用于控制所述延時鏈前N個延時單元。
[0005]如圖3所示,其延式鏈的(N+1)個延時單元具有相同的結構；每個延時單元均延時可調，包括若干個由兩個反相器串聯的延時子單元和一個多路復選器，若干個延時子單元相互串聯，每個延時子單元前后均有一條連接線與多路復選器相應的輸入端相連；整個延時單元在固定頻率的參考時鐘elk和相應的控制信號cn[k:1]控制下，能夠選擇輸出相應的延遲輸出信號a [η]。
[0006]如圖4所示，其鑒相器由兩個D觸發器構成，其中第一 D觸發器DFFl的觸發端輸入第(Ν+1)個延時單元的輸出信號a[N+l]，第二 D觸發器DFF2的觸發端輸入第N個延時單元的輸出信號a[N]，固定頻率的參考時鐘elk分別輸入到第一、二 D觸發器DFFl和DFF2的時鐘端；第一、二 D觸發器DFFl和DFF2的輸出端Q輸出的信號共同構成鑒相器的輸出2位信號ρ[1:0]。鑒相器通過判斷第N個延時單元的輸出a[N]、第(N+1)個延時單元的輸出a[N+l]和固定頻率的參考時鐘elk三者之間的先后，輸出對應的鑒相結果ρ[1:0]:當elk上升沿滯后于a[N]和a[N+l]上升沿時，ρ[1:0]=11 ;當elk上升沿滯后于a[N]上升沿但超前于a[N+l]上升沿時，p[l:0]=10;當elk上升沿超前于a[N]和a [N+1]上升沿時，P[1:O]=00。
[0007]所述計數器在ρ[1:0]和時鐘信號elk的控制下,進行雙向計數。當ρ[1:0]=11時，計數器“加I”；當P[1:0]=00時，計數器“減I”；當p[l:0]=10時，計數器維持不變。
[0008]傳統方法的查找表模塊在計數器輸出cnt[m:1](其中2m≥NX (2k-l)>2m^)作用下，產生N個k位控制信號c [k:1]記為cn[k:l]，n=l，2，…，N，N為自然數；當計數器輸出cnt[m:l] “加I”時，控制信號c[NXk:1]控制延時鏈增加I個延時調整步進Tstep ;當計數器輸出cnt[m:l] “減I”時，控制信號c[NXk:1]控制延時鏈減少I個延時調整步進Tstep ;當計數器輸出cnt[m:l] “維持不變”時，控制信號c [NXk:1]控制延時鏈的延時輸出亦維持不變。
[0009]理論上，經過校準，整條鏈的延時為一個時鐘周期Tdk，每一級延時單元的延時(理想值)為T&/N。但由于調整步進的限制，各延時單元間最大會有I個!；_的延時差別，傳統的方法中，設前r個延時單元各自的延時為T1 (T1)TclkZN)后N-r個模塊各自的延時為Ts(Ts〈Tclk/N)，則有:
[0010]T1=T^Tstep ⑴
[0011]rl\+(N-r) Ts=Telk ⑵
[0012]則最大的微分非線性為
【權利要求】
1.一種多相位時鐘產生電路，包括一個延時鏈、一個鑒相器、一個計數器和一個查找表模塊； 所述延時鏈由(N+1)個延時單元串聯而成，其中第一延時單元的輸入端作為整個延時鏈的輸入端接固定頻率的參考時鐘elk ;Nfk位控制信號c[k:l]記為c[nXk:l]，n=l, 2，…，Ν,Ν為自然數,其中第一個k位控制信號C1 [k:1]控制第一延時單元,第二個k位控制信號C2 [k:1]控制第二延時單元，第η個k位控制信號cn[k:1]控制第η延時單元，直至第Nfk位控制信號cN[k:1]控制第N延時單元；前N個延時單元分別在相應k位控制信號cn[k:l]的控制下產生相應N個相同頻率、不同相位的時鐘a[l]?a[N];第(N+1)個延時單元的控制信號為固定值，第N個延時單元的輸出a[N]和第(N+1)個延時單元的輸出a[N+l]以及固定頻率的參考時鐘elk分別輸入到所述鑒相器不同的輸入端口 ； 所述鑒相器在第N個延時單元的輸出a[N]和第(N+1)個延時單元的輸出a[N+l]以及固定頻率的參考時鐘elk的共同作用下，輸出一個表征第N個延時單元的輸出a[N]和固定頻率的參考時鐘elk之間相位關系的2位信號ρ[1:0]:當elk上升沿滯后于a[N]和a[N+l]上升沿時，p[l:0]=ll ;iclk上升沿滯后于a[N]上升沿但超前于a[N+l]上升沿時，P[l:0]=10 ;當Clk上升沿超前于a[N]和a[N+l]上升沿時，P [1: O] =OO ; 所述計數器在P[1:0]和時鐘信號elk的控制下，進行雙向計數并輸出計數結果cnt[m:l]，其中2m彡NX (2k-l) >2m^ ;ip[l:0]=ll時，計數器輸出為上一周期輸出值“加I”;當P[1:0]=00時，計數器輸出為上一周期輸出值“減I”;當p[l:0]=10時，計數器輸出值不變； 所述查找表模塊在計數器輸出cnt[m:l]作用下，產生N個k位控制信號c[k:0]記為cn[k], n=l,2,…，N，N為自然數；當計數器輸出cnt[m:l]為上一周期輸出值“加I”時，控制信號c [NXk:1]控制延時鏈增加I個延時調整步進；當計數器輸出cnt[m:l]為上一周期輸出值“減I”時，控制信號c[NXk:1]控制延時鏈減少I個延時調整步進；當計數器輸出cnt[m:l]為上一周期輸·出值“維持不變”時，控制信號c [NXk:1]控制延時鏈的延時輸出亦維持不變；同時在N個延時單元中，r個延時單元延時小于理想值，N-r個延時單元延時大于理想值，將延時單元分為2Xmin[r，(N-r)]+l組，相鄰組的延時單元的控制信號相差I。
2.根據權利要求1所述的多相位時鐘產生電路，其特征在于，所述延時鏈的(N+1)個延時單元具有相同的結構；每個延時單元均延時可調，包括若干個由兩個反相器串聯的延時子單元和一個多路復選器，若干個延時子單元相互串聯，每個延時子單元前后均有一條連接線與多路復選器相應的輸入端相連；整個延時單元在相應的控制信號cn[k:1]控制下，能夠選擇輸出相應的延遲輸出信號a [η]。
3.根據權利要求1所述的多相位時鐘產生電路，其特征在于，所述鑒相器由兩個D觸發器構成，其中第一 D觸發器DFFl的觸發端輸入第(Ν+1)個延時單元的輸出信號a[N+l]，第二 D觸發器DFF2的觸發端輸入第N個延時單元的輸出信號a[N]，固定頻率的參考時鐘elk分別輸入到第一、二 D觸發器DFFl和DFF2的時鐘端；第一、二 D觸發器DFFl和DFF2的輸出端Q輸出的信號共同構成鑒相器的輸出2位信號P [1: O];所述鑒相器通過判斷第N個延時單元的輸出a[N]、第(N+1)個延時單元的輸出a[N+l]和固定頻率的參考時鐘elk三者之間的先后，輸出對應的鑒相結果P[1:0]:當elk上升沿滯后于a[N]和a[N+l]上升沿時，p[l:0]=ll ;iclk上升沿滯后于a[N]上升沿但超前于a[N+l]上升沿時，p[l:0]=10;當elk上升沿超前于a[N ]和a[N+l]上升沿時，p [1:O] =00。
【文檔編號】H03K3/02GK103427798SQ201310366122
【公開日】2013年12月4日 申請日期:2013年8月21日 優先權日:2013年8月21日
【發明者】甄少偉, 甘武兵, 夏婷婷, 陳靜波, 羅萍, 賀雅娟, 張波 申請人:電子科技大學