本發明涉及一種D鎖存器，尤其是涉及一種反饋型D鎖存器。

背景技術：

隨著集成電路制造工藝的快速發展，集成電路設計中對速度和面積的要求越來越高，CMOS工藝在持續發展，近些年已達到深亞微米水平。隨著工藝尺寸的縮小，芯片集成度的提高，對于電路結構有更低的功耗需求(見文獻Harsh Srivastava,Jitendra Jain,Shabi Tabassum,Vivek Gupta,Control,Automation,Robotics and Embedded Systems(CARE),16-18Dec.2013International Conference)。D鎖存器是輸出周期性隨輸入變化的電路，在時鐘關斷的時候輸出保持不變。在基本的電路模塊中，兩個透明模式的D鎖存器串行相連可以構成單邊沿觸發的觸發器，兩個并聯的透明模式的D鎖存器可以構成一個雙邊沿觸發的觸發器。(見文獻HOSSAIN R.,WRONSKI,L.D,andALBICKI,A:“Low power design using double edge triggered flipflops”,IEEETrans.VISI Syst.,1994,2,(2)pp.261-265)。

目前，常用的D鎖存器有傳統的傳輸門D鎖存器和直接交叉耦合D鎖存器兩種(見文獻Jan M.Rabey,Digital Integrated Circuits,A Design Perspective SecondEdition,PP.242-245)。傳統的傳輸門D鎖存器的電路如圖1所示，直接交叉耦合D鎖存器的電路如圖2所示。傳統的傳輸門D鎖存器是目前最穩妥和最常用的技術，該傳輸門D鎖存器在時鐘信號clk為高電平時傳輸數據，在時鐘信號clk為低電平時保存數據。但是該傳輸門D鎖存器中所用的MOS管數量過多，時鐘信號clk接有4個MOS管的負載，功耗較大。直接交叉耦合D鎖存器在保存數據的回路中相對于傳輸門D鎖存器少用了兩個MOS管，它對于時鐘信號clk只有2個MOS管的負載，功耗較低一些，但它的輸出端Q與節點nod1處存在競爭的現象，可能導致輸出不穩定，可靠性不高。

鑒此，設計一種功耗較低，且輸出穩定，魯棒性較好的反饋型D鎖存器具有重要意義。

技術實現要素：

本發明所要解決的技術問題是提供一種功耗較低，且輸出穩定，魯棒性較好的反饋型D鎖存器。

本發明解決上述技術問題所采用的技術方案為：一種反饋型D鎖存器，包括反相器、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第一PMOS管、第二PMOS管和第三PMOS管；所述的第一PMOS管的源極和所述的第二PMOS管的源極分別接入電源，所述的第一PMOS管的漏極、所述的第二PMOS管的柵極、所述的第一NMOS管的漏極和所述的第二NMOS管的柵極連接且其連接端為所述的反饋型D鎖存器的輸出端，所述的第一PMOS管的柵極、所述的第一NMOS管的柵極、所述的第二PMOS管的漏極、所述的第二NMOS管的漏極、所述的第三NMOS管的柵極、所述的第三PMOS管的漏極和所述的第五NMOS管的漏極連接，所述的第一NMOS管的源極、所述的第二NMOS管的源極和所述的第三NMOS管的漏極連接，所述的第三NMOS管的源極接地，所述的第四NMOS管的漏極和所述的第五NMOS管的源極連接，所述的第四NMOS管的柵極和所述的第五NMOS管的柵極連接且其連接端為所述的反饋型D鎖存器的時鐘端，所述的反相器的輸入端為所述的反饋型D鎖存器的輸入端，所述的反相器的輸出端、所述的第四NMOS管的源極和所述的第三PMOS管的源極連接，所述的第三PMOS管的柵極為所述的反饋型D鎖存器的反相時鐘輸入端。

所述的反相器包括第四PMOS管和第六NMOS管；所述的第四PMOS管的源極接入電源，所述的第四PMOS管的漏極和所述的第六NMOS管的漏極連接且其連接端為所述的反相器的輸出端，所述的第四PMOS管的柵極和所述的第六NMOS管的柵極連接且其連接端為所述的反相器的輸入端，所述的第六NMOS管的源極接地。

與現有技術相比，本發明的優點在于通過第四NMOS管和第五NMOS管構成一個傳輸門，第一PMOS管、第一NMOS管、第二PMOS管和第二NMOS管構成交叉耦合反相器，第一PMOS管和第一NMOS管為叉耦合反相器中的第一個反相器，第二PMOS管和第二NMOS管為叉耦合反相器中的第二個反相器，該傳輸門為采用NMOS堆垛技術構成的門電路，一方面可以提高D鎖存器的魯棒性，另一方面外部信號通過反相器輸入后，經過傳輸門的漏電流會減小，功耗會降低，在傳輸門之后設置的交叉耦合反相器和第三NMOS管，當D鎖存器的輸出端由高電平變為低電平，第一PMOS管的柵極、第一NMOS管的柵極、第二PMOS管的漏極、第二NMOS管的漏極、第三NMOS管的柵極、第三PMOS管的漏極和第五NMOS管的漏極的連接端由低電平變高電平的過程中，第一NMOS管和第三NMOS管導通，第一PMOS管此時還未關閉，第一NMOS管、第三NMOS管和第一PMOS管構成有比電路，短路電流降低，動態功耗進一步降低，當第一PMOS管的柵極、第一NMOS管的柵極、第二PMOS管的漏極、第二NMOS管的漏極、第三NMOS管的柵極、第三PMOS管的漏極和第五NMOS管的漏極的連接端為低電平時，D鎖存器的輸出端為高電平，第一NMOS管和第三NMOS管關閉，此時第一NMOS管的源極處電勢為正，但第一NMOS管的柵源電壓和體源電壓均為負，由此第NMOS管使得晶體管的有效閾值電壓增大，從而減小了漏電流，很大程度上降低了保存低電平時的靜態功耗，由此本發明的D鎖存器功耗較低，且輸出穩定，魯棒性較好。

附圖說明

圖1為現有的傳統的傳輸門D鎖存器的電路圖；

圖2為現有的直接交叉耦合D鎖存器的電路圖；

圖3為本發明的反饋型D鎖存器的電路圖；

圖4為本發明的反饋型D鎖存器的反相器的電路圖；

具體實施方式

以下結合附圖實施例對本發明作進一步詳細描述。

實施例一：如圖3所示，一種反饋型D鎖存器，包括反相器T1、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第一PMOS管P1、第二PMOS管P2和第三PMOS管P3；第一PMOS管P1的源極和第二PMOS管P2的源極分別接入電源，第一PMOS管P1的漏極、第二PMOS管P2的柵極、第一NMOS管N1的漏極和第二NMOS管N2的柵極連接且其連接端為反饋型D鎖存器的輸出端，第一PMOS管P1的柵極、第一NMOS管N1的柵極、第二PMOS管P2的漏極、第二NMOS管N2的漏極、第三NMOS管N3的柵極、第三PMOS管P3的漏極和第五NMOS管N5的漏極連接，第一NMOS管N1的源極、第二NMOS管N2的源極和第三NMOS管N3的漏極連接，第三NMOS管N3的源極接地，第四NMOS管N4的漏極和第五NMOS管N5的源極連接，第四NMOS管N4的柵極和第五NMOS管N5的柵極連接且其連接端為反饋型D鎖存器的時鐘端，反饋型D鎖存器的時鐘端接入時鐘信號clk，反相器T1的輸入端為反饋型D鎖存器的輸入端，反相器T1的輸出端、第四NMOS管N4的源極和第三PMOS管P3的源極連接，第三PMOS管P3的柵極為反饋型D鎖存器的反相時鐘輸入端，反饋型D鎖存器的反相時鐘輸入端接入時鐘信號clk的反相信號clkb。

實施例二：如圖3所示，一種反饋型D鎖存器，包括反相器T1、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第一PMOS管P1、第二PMOS管P2和第三PMOS管P3；第一PMOS管P1的源極和第二PMOS管P2的源極分別接入電源，第一PMOS管P1的漏極、第二PMOS管P2的柵極、第一NMOS管N1的漏極和第二NMOS管N2的柵極連接且其連接端為反饋型D鎖存器的輸出端，第一PMOS管P1的柵極、第一NMOS管N1的柵極、第二PMOS管P2的漏極、第二NMOS管N2的漏極、第三NMOS管N3的柵極、第三PMOS管P3的漏極和第五NMOS管N5的漏極連接，第一NMOS管N1的源極、第二NMOS管N2的源極和第三NMOS管N3的漏極連接，第三NMOS管N3的源極接地，第四NMOS管N4的漏極和第五NMOS管N5的源極連接，第四NMOS管N4的柵極和第五NMOS管N5的柵極連接且其連接端為反饋型D鎖存器的時鐘端，反饋型D鎖存器的時鐘端接入時鐘信號clk，反相器T1的輸入端為反饋型D鎖存器的輸入端，反相器T1的輸出端、第四NMOS管N4的源極和第三PMOS管P3的源極連接，第三PMOS管P3的柵極為反饋型D鎖存器的反相時鐘輸入端，反饋型D鎖存器的反相時鐘輸入端接入時鐘信號clk的反相信號clkb。

如圖4所示，本實施例中，反相器T1包括第四PMOS管P4和第六NMOS管N6；第四PMOS管P4的源極接入電源，第四PMOS管P4的漏極和第六NMOS管N6的漏極連接且其連接端為反相器T1的輸出端，第四PMOS管P4的柵極和第六NMOS管N6的柵極連接且其連接端為反相器T1的輸入端，第六NMOS管N6的源極接地。

本發明中，第四NMOS管N4和第五NMOS管N5構成一個傳輸門，第一PMOS管P1、第一NMOS管N1、第二PMOS管P2和第二NMOS管N2構成交叉耦合反相器，第一PMOS管P1和第一NMOS管N1為叉耦合反相器中的第一個反相器，第二PMOS管P2和第二NMOS管N2為叉耦合反相器中的第二個反相器。當時鐘信號clk為高電平時，本發明的D鎖存器為透明模式，傳輸門導通，輸出信號經過反相器T1和傳輸門到達第一PMOS管P1的柵極、第一NMOS管N1的柵極、第二PMOS管P2的漏極、第二NMOS管N2的漏極、第三NMOS管N3的柵極、第三PMOS管P3的漏極和第五NMOS管N5的漏極的連接端(Qb端)，再經過交叉耦合反相器從D鎖存器的輸出端(Q端)輸出。當時鐘信號clk為低電平時，本發明的D鎖存器為睡眠模式，傳輸門關閉，輸出信號保持在一個穩定狀態。當D鎖存器保存高電平時，Qb端為低電平，在Qb端由低電平變高電平的過程中，第一NMOS管N1和第三NMOS管N3導通，第一PMOS管P1此時還未關閉，第一PMOS管P1，第一NMOS管N1和第三NMOS管N3構成有比電路，由于第三NMOS管N3的存在，短路電流降低，動態功耗降低。另外本發明中第四NMOS管N4和第五NMOS管N5是采用NMOS堆棧技術構成的傳輸門，通過該傳輸門的漏電流會減小，功耗會降低，同時，第四NMOS管N4和第五NMOS管N5的堆棧結構也使得D鎖存器的魯棒性提高了。

為了比較本發明的反饋型D鎖存器與傳統的傳輸門D鎖存器和直接交叉耦合鎖存器的性能特點，我們在45nm工藝下，使用電路仿真工具Hspice對3種電路結構進行了仿真比較分析。1V電壓下三種鎖存器功耗的對比數據如表1所示。

表1

在0.6V低電壓下，同樣尺寸的直接交叉耦合D鎖存器已不能正常工作，故將直接交叉耦合D鎖存器輸入到傳輸門之間的反相器尺寸增大，然后將三種鎖存器的功耗仿真比較分析，在輸入信號頻率為5MHZ，時鐘頻率為1.25MHZ的頻率下測靜態功耗，在輸入信號頻率為5MHZ，時鐘頻率為100MHZ的頻率下測動態功耗。0.6V電壓下三種鎖存器功耗的對比數據如表2所示。

表2

分析表1和表2可以看出，本發明的反饋型D鎖存器在1V電壓下有較低的靜態功耗，在0.6V的低電壓下，本發明的反饋型D鎖存器與傳統的傳輸門D鎖存器相比靜態功耗降低了9％，動態功耗降低了6.2％，與直接交叉耦合鎖存器相比靜態功耗降低了53％，動態功耗降低了88.2％。

D鎖存器延時性能主要包括：建立時間、保持時間和傳輸延遲時間。建立時間：指輸入信號應先于時鐘信號到達的時間t_su。保持時間：為保證D鎖存器可靠的翻轉，時鐘信號以后輸入信號需要保持一定時間，用t_hold表示。傳輸延遲時間：指從時鐘信號的邊沿開始到輸出端新狀態穩定地建立起來所需時間，上升傳播延時t_c-q(l-h)和下降傳播延時t_c-q(h-l)。由此，D鎖存器的延時可以表示為:t_d-q＝Max[t_su+t_c-q(l-h)+t_c-q(h-l)]

在0.6V電壓,20MHZ時鐘頻率，5MHZ輸入信號頻率下用HSPICE對三種鎖存器的延時性能進行仿真測試，其結果如表3所示。

表3

由仿真結果可知，本發明的D鎖存器的延時比傳輸門D鎖存器延時增加了27％，比直接交叉耦合鎖存器的延時減少了80.2％。