本發明涉及顯示技術領域，更為具體的說，涉及一種移位寄存單元、柵極驅動電路及顯示裝置。

背景技術：

隨著電子技術的發展，顯示裝置已被廣泛應用于各行領域和各種電子產品中，成為人們生活和工作不可或缺的一部分，如電視、手機、電腦、個人數字助理等。現有的顯示裝置中，顯示裝置包括有柵極驅動電路，柵極驅動電路主要用于掃描多級柵極線，以通過掃描柵極線而對與柵極線電連接的像素陣列進行掃描，進而配合其他線路結構而進行畫面的顯示。由于人們對柵極驅動電路的多樣性的需求，因此柵極驅動電路的設計成為開發者現今主要研究趨勢之一。

技術實現要素：

有鑒于此，本發明提供了一種移位寄存單元、柵極驅動電路及顯示裝置，將移位寄存單元與柵極線連接的端口和與上下級移位寄存單元連接的端口區分，即，將掃描輸出端作為連接柵極線的端口，而將級聯輸出端作為連接上下級移位寄存單元的端口，滿足柵極驅動電路的多樣性的設計。

為實現上述目的，本發明提供的技術方案如下：

一種移位寄存單元，應用于柵極驅動電路，包括：輸入模塊、上拉節點、上拉控制模塊、第一下拉節點、第一下拉控制模塊、第一下拉生成模塊、第二下拉節點、第二下拉控制模塊、第二下拉生成模塊、掃描輸出模塊、掃描輸出端、級聯輸出模塊、級聯輸出端和電容；

其中，所述輸入模塊響應于第一控制端的電位而控制第一電壓端與所述上拉節點的接通狀態，以及，響應于第二控制端的電位而控制第二電壓端與所述上拉節點的接通狀態，其中，所述第一電壓端和所述第二電壓端的輸出電平極性相反；

所述上拉控制模塊響應于所述上拉節點的電位而控制第三電壓端分別與所述第一下拉節點和所述第二下拉節點的接通狀態；

所述第一下拉控制模塊響應于所述第一下拉節點的電位而控制所述第四電壓端與所述掃描輸出端的接通狀態，以及，控制所述第三電壓端分別與所述上拉節點和所述級聯輸出端的接通狀態，其中，所述第三電壓端和所述第四電壓端輸出電平相同，且所述第三電壓端輸出電壓低于所述第四電壓端輸出電壓；

所述第一下拉生成模塊響應于第一信號端的電位而控制所述第三電壓端與所述第一下拉節點的接通狀態，以及，響應于第二信號端的電位而控制所述第二信號端與所述第一下拉節點的接通狀態，其中，所述第一信號端和所述第二信號端的輸出信號為互補時鐘信號，且在所述上拉控制模塊控制所述第三電壓端與所述第一下拉節點接通時，所述第一下拉節點的電位為所述第三電壓端的輸出電位；

所述第二下拉控制模塊響應于所述第二下拉節點的電位而控制所述第四電壓端與所述掃描輸出端的接通狀態，以及，控制所述第三電壓端分別與所述上拉節點和所述級聯輸出端的接通狀態；

所述第二下拉生成模塊響應于所述第二信號端的電位而控制所述第三電壓端與所述第二下拉節點的接通狀態，以及，響應于所述第一信號端的電位而控制所述第一信號端與所述第二下拉節點的接通狀態，其中，在所述上拉控制模塊控制所述第三電壓端與所述第二下拉節點接通時，所述第二下拉節點的電位為所述第三電壓端的電位；

所述掃描輸出模塊響應于所述上拉節點的電位而控制時鐘信號端與掃描輸出端的接通狀態；

所述級聯輸出模塊響應于所述上拉節點的電位而控制時鐘信號端與級聯輸出端的接通狀態；

以及，所述電容用于將所述掃描輸出端的電位耦合至所述上拉節點。

可選的，所述輸入模塊包括：第一晶體管和第二晶體管；

其中，所述第一晶體管的柵極連接至所述第一控制端，所述第一晶體管的第一端連接至所述第一電壓端，所述第一晶體管的第二端連接至所述上拉節點；所述第二晶體管的柵極連接至所述第二控制端，所述第二晶體管的第一端連接至所述第二電壓端，所述第二晶體管的第二端連接至所述上拉節點。

可選的，所述上拉控制模塊包括：第三晶體管和第四晶體管；

其中，所述第三晶體管和第四晶體管的柵極均連接至所述上拉節點，所述第三晶體管和第四晶體管的第一端均連接至所述第三電壓端，所述第三晶體管的第二端連接至所述第一下拉節點，所述第四晶體管的第二端連接至所述第二下拉節點。

可選的，所述第一下拉控制模塊包括：第五晶體管、第六晶體管和第七晶體管；

其中，所述第五晶體管、第六晶體管和第七晶體管的柵極均連接至所述第一下拉節點，所述第五晶體管的第一端連接至所述第四電壓端，所述第五晶體管的第二端連接至所述掃描輸出端，所述第六晶體管的第一端連接至所述第三電壓端，所述第六晶體管的第二端連接至所述上拉節點，所述第七晶體管的第一端連接至所述第三電壓端，所述第七晶體管的第二端連接至所述級聯輸出端。

可選的，所述第一下拉生成模塊包括：第八晶體管和第九晶體管；

其中，所述第八晶體管的柵極連接至所述第一信號端，所述第八晶體管的第一端連接至所述第三電壓端，所述第八晶體管的第二端連接至所述第一下拉節點，所述第九晶體管的柵極連接至所述第二信號端，所述第九晶體管的第一端連接至所述第二信號端，所述第九晶體管的第二端連接至所述第一下拉節點。

可選的，所述第二下拉控制模塊包括：第十晶體管、第十一晶體管和第十二晶體管；

其中，所述第十晶體管、第十一晶體管和第十二晶體管的柵極均連接至所述第二下拉節點，所述第十晶體管的第一端連接至所述第四電壓端，所述第十晶體管的第二端連接至所述掃描輸出端，所述第十一晶體管的第一端連接至所述第三電壓端，所述第十一晶體管的第二端連接至所述上拉節點，所述第十二晶體管的第一端連接至所述第三電壓端，所述第十二晶體管的第二端連接至所述級聯輸出端。

可選的，所述第二下拉生成模塊包括：第十三晶體管和第十四晶體管；

其中，所述第十三晶體管的柵極連接至所述第二信號端，所述第十三晶體管的第一端連接至所述第三電壓端，所述第十三晶體管的第二端連接至所述第二下拉節點，所述第十四晶體管的柵極連接至所述第一信號端，所述第十四晶體管的第一端連接至所述第一信號端，所述第十四晶體管的第二端連接至所述第二下拉節點。

可選的，所述掃描輸出模塊包括：第十五晶體管，所述第十五晶體管的柵極連接至所述上拉節點，所述第十五晶體管的第一端連接至所述時鐘信號端，所述第十五晶體管的第二端連接至所述掃描輸出端。

可選的，所述級聯輸出模塊包括：第十六晶體管，所述第十六晶體管的柵極連接至所述上拉節點，所述第十六晶體管的第一端連接至所述時鐘信號端，所述第十六晶體管的第二端連接至所述級聯輸出端。

可選的，所述第一信號端和第二信號端的電平與所述第三電壓端的電平相同時，所述第一信號端和第二信號端輸出電壓與所述第三電壓端輸出電壓相同。

可選的，所述時鐘信號端的電平與所述第四電壓端的電平相同時，所述時鐘信號端輸出電壓與所述第四電壓端輸出電壓相同。

可選的，在所述柵極驅動電路沿第一方向掃描時，所述第一控制端輸出開啟信號；

以及，在所述柵極驅動電路沿第二方向掃描時，所述第二控制端輸出開啟信號，其中，所述第一方向和第二方向相反。

可選的，所述第一信號端和第二信號端的輸出信號均為幀反轉信號。

相應的，本發明還提供了一種柵極驅動電路，包括N級移位寄存單元，每級所述移位寄存單元均為上述的移位寄存單元。

可選的，定義相鄰兩級移位寄存單元為第i級移位寄存單元和第i+1級移位寄存單元，其中，

所述第i級移位寄存單元的級聯輸出端連接至所述第i+1級移位寄存單元的第一控制端，以及，所述第i+1級移位寄存單元的級聯輸出端連接至所述第i級移位寄存單元的第二控制端。

相應的，本發明還提供了一種顯示裝置，所述顯示裝置包括上述的柵極驅動電路。

相較于現有技術，本發明提供的技術方案至少具有以下優點：

本發明提供了一種移位寄存單元、柵極驅動電路及顯示裝置，應用于柵極驅動電路，包括：輸入模塊、上拉節點、上拉控制模塊、第一下拉節點、第一下拉控制模塊、第一下拉生成模塊、第二下拉節點、第二下拉控制模塊、第二下拉生成模塊、掃描輸出模塊、掃描輸出端、級聯輸出模塊、級聯輸出端和電容；其中，通過各個模塊之間的相互配合，使得掃描輸出端輸出掃描信號至與其連接的柵極線，同時，使得級聯輸出端輸出信號至與其連接的上下級移位寄存單元。由上述內容可知，本發明提供的技術方案，將移位寄存單元與柵極線連接的端口和與上下級移位寄存單元連接的端口區分，即，將掃描輸出端作為連接柵極線的端口，而將級聯輸出端作為連接上下級移位寄存單元的端口，滿足柵極驅動電路的多樣性的設計。

附圖說明

為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據提供的附圖獲得其他的附圖。

圖1為本申請實施例提供的一種移位寄存單元的結構示意圖；

圖2為本申請實施例提供的另一種移位寄存單元的結構示意圖；

圖3為本申請實施例提供的一種沿第一方向掃描的時序圖；

圖4為本申請實施例提供的一種沿第二方向掃描的時序圖；

圖5為本申請實施例提供的一種柵極驅動電路的結構示意圖；

圖6為本申請實施例提供的一種顯示裝置的結構示意圖。

具體實施方式

下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。

正如背景技術所述，現有的顯示裝置中，顯示裝置包括有柵極驅動電路，柵極驅動電路主要用于掃描多級柵極線，以通過掃描柵極線而對與柵極線電連接的像素陣列進行掃描，進而配合其他線路結構而進行畫面的顯示。由于人們對柵極驅動電路的多樣性的需求，因此柵極驅動電路的設計成為開發者現今主要研究趨勢之一。

基于此，本申請實施例提供了一種移位寄存單元、柵極驅動電路及顯示裝置，將移位寄存單元與柵極線連接的端口和與上下級移位寄存單元連接的端口區分，即，將掃描輸出端作為連接柵極線的端口，而將級聯輸出端作為連接上下級移位寄存單元的端口，滿足柵極驅動電路的多樣性的設計。為實現上述目的，本申請實施例提供的技術方案如下，具體結合圖1至圖6所示，對本申請實施例提供的技術方案進行詳細的描述。

參考圖1所示，為本申請實施例提供的一種移位寄存單元的結構示意圖，其中，移位寄存單元應用于柵極驅動電路，移位寄存單元包括：

輸入模塊100、上拉節點P、上拉控制模塊200、第一下拉節點Q1、第一下拉控制模塊301、第一下拉生成模塊401、第二下拉節點Q2、第二下拉控制模塊302、第二下拉生成模塊402、掃描輸出模塊500、掃描輸出端Gout、級聯輸出模塊600、級聯輸出端Gout_sub和電容C；

其中，所述輸入模塊100響應于第一控制端SET的電位而控制第一電壓端DIR1與所述上拉節點P的接通狀態，以及，響應于第二控制端RESET的電位而控制第二電壓端DIR2與所述上拉節點P的接通狀態，其中，所述第一電壓端DIR1和所述第二電壓端DIR2的輸出電平極性相反；

所述上拉控制模塊200響應于所述上拉節點P的電位而控制第三電壓端V3分別與所述第一下拉節點Q1和所述第二下拉節點Q2的接通狀態；

所述第一下拉控制模塊301響應于所述第一下拉節點Q1的電位而控制所述第四電壓端V4與所述掃描輸出端Gout的接通狀態，以及，控制所述第三電壓端V3分別與所述上拉節點P和所述級聯輸出端Gout_sub的接通狀態，其中，所述第三電壓端V3和所述第四電壓端V4輸出電平相同，且所述第三電壓端V3輸出電壓低于所述第四電壓端V4輸出電壓；需要說明的是，第三電壓端V3和第四電壓端V4輸出電平相同，是指同時輸出相比參考電壓為正性的電壓，或者負性的電壓，即電壓的相位相同。

所述第一下拉生成模塊401響應于第一信號端Clock1的電位而控制所述第三電壓端V3與所述第一下拉節點Q1的接通狀態，以及，響應于第二信號端Clock2的電位而控制所述第二信號端Clock2與所述第一下拉節點Q1的接通狀態，其中，所述第一信號端Clock1和所述第二信號端Clock2的輸出信號為互補時鐘信號，且在所述上拉控制模塊200控制所述第三電壓端V3與所述第一下拉節點Q1接通時，所述第一下拉節點Q1的電位為所述第三電壓端V3的輸出電位；

所述第二下拉控制模塊302響應于所述第二下拉節點Q2的電位而控制所述第四電壓端V4與所述掃描輸出端Gout的接通狀態，以及，控制所述第三電壓端V3分別與所述上拉節點P和所述級聯輸出端Gout_sub的接通狀態；

所述第二下拉生成模塊402響應于所述第二信號端Clock2的電位而控制所述第三電壓端V3與所述第二下拉節點Q2的接通狀態，以及，響應于所述第一信號端Clock1的電位而控制所述第一信號端Clock1與所述第二下拉節點Q2的接通狀態，其中，在所述上拉控制模塊200控制所述第三電壓端V3與所述第二下拉節點Q2接通時，所述第二下拉節點Q2的電位為所述第三電壓端V3的電位；

所述掃描輸出模塊500響應于所述上拉節點P的電位而控制時鐘信號端CK與掃描輸出端Gout的接通狀態；

所述級聯輸出模塊600響應于所述上拉節點P的電位而控制時鐘信號端CK與級聯輸出端Gout_sub的接通狀態；

以及，所述電容C用于將所述掃描輸出端Gout的電位耦合至所述上拉節點P。

本申請實施例提供的技術方案，通過各個模塊之間的相互配合，使得掃描輸出端輸出掃描信號至與其連接的柵極線，同時，使得級聯輸出端輸出信號至與其連接的上下級移位寄存單元，其中，將移位寄存單元與柵極線連接的端口和與上下級移位寄存單元連接的端口區分，即，將掃描輸出端作為連接柵極線的端口，而將級聯輸出端作為連接上下級移位寄存單元的端口，滿足柵極驅動電路的多樣性的設計。

結合圖2所示，對本申請實施例提供的一種具體的移位寄存單元的結構進行詳細說明。其中，圖2為本申請實施例提供的另一種移位寄存單元的結構示意圖。

結合參考圖1和圖2所示，在本申請一實施例中，所述輸入模塊100包括：第一晶體管M1和第二晶體管M2；

其中，所述第一晶體管M1的柵極連接至所述第一控制端SET，所述第一晶體管M1的第一端連接至所述第一電壓端DIR1，所述第一晶體管M1的第二端連接至所述上拉節點P；所述第二晶體管M2的柵極連接至所述第二控制端RESET，所述第二晶體管M2的第一端連接至所述第二電壓端DIR2，所述第二晶體管M2的第二端連接至所述上拉節點P。

需要說明的是，本申請實施例對于提供的第一晶體管M1和第二晶體管M2的導通類型相同，其可以為N型晶體管，還可以為P型晶體管，對此需要根據實際應用進行具體設計；本申請實施例優選提供的第一晶體管M1和第二晶體管M2的導通類型相同。另外，由于需要將上拉節點P的電位明確，因而，對于輸入模塊100而言，在第一控制端SET控制上拉節點P與第一電壓端DIR1之間接通時，第二控制端RESET不能控制上拉節點P與第二電壓端DIR2之間接通；以及，在第二控制端RESET控制上拉節點P與第二電壓端DIR2之間接通時，第一控制端SET不能控制上拉節點P與第一電壓端DIR1之間接通；也就是說，第一晶體管M1和第二晶體管M2不能同時導通。

結合參考圖1和圖2所示，在本申請一實施例中，所述上拉控制模塊200包括：第三晶體管M3和第四晶體管M4；

其中，所述第三晶體管M3和第四晶體管M4的柵極均連接至所述上拉節點P，所述第三晶體管M3和第四晶體管M4的第一端均連接至所述第三電壓端V3，所述第三晶體管M3的第二端連接至所述第一下拉節點Q1，所述第四晶體管M4的第二端連接至所述第二下拉節點Q2。

需要說明的是，本申請實施例提供的第三晶體管M3和第四晶體管M4的導通類型相同，且本申請對兩者的導通類型不做具體限制，其均可以為N型晶體管，還可以為P型晶體管，對此需要根據實際應用中上拉節點P的有效電位進行設計。

此外，本申請實施例提供的第三電壓端V3和第四電壓端V4輸出的電平信號相同，其可以為高電平信號，還可以為低電平信號，對此需要根據實際應用進行具體設計；其中，第三電壓端V3輸出的電平信號滿足在輸出至級聯輸出端Gout_sub時，不能對與其連接的上下級移位寄存單元進行掃描(即該信號不能使上下級移位寄存單元中晶體管導通)即可，以及，第四電壓端V4輸出的電平信號滿足在輸出至掃描輸出端Gout時，不能對與掃描輸出端Gout連接的柵極線進行掃描(即該信號不能對與柵極線連接的像素陣列進行掃描)即可。

結合參考圖1和圖2所示，在本申請一實施例中，所述第一下拉控制模塊301包括：第五晶體管M5、第六晶體管M6和第七晶體管M7；

其中，所述第五晶體管M5、第六晶體管M6和第七晶體管M7的柵極均連接至所述第一下拉節點Q1，所述第五晶體管M5的第一端連接至所述第四電壓端V4，所述第五晶體管M5的第二端連接至所述掃描輸出端Gout，所述第六晶體管M6的第一端連接至所述第三電壓端V3，所述第六晶體管M6的第二端連接至所述上拉節點P，所述第七晶體管M7的第一端連接至所述第三電壓端V3，所述第七晶體管M7的第二端連接至所述級聯輸出端Gout_sub。

在本申請一實施例中，第一下拉控制模塊301和第二下拉控制模塊302的電路結構相同，即，所述第二下拉控制模塊302包括：第十晶體管M10、第十一晶體管M11和第十二晶體管M12；

其中，所述第十晶體管M10、第十一晶體管M11和第十二晶體管M12的柵極均連接至所述第二下拉節點Q2，所述第十晶體管M10的第一端連接至所述第四電壓端V4，所述第十晶體管M10的第二端連接至所述掃描輸出端Gout，所述第十一晶體管M11的第一端連接至所述第三電壓端V3，所述第十一晶體管M11的第二端連接至所述上拉節點P，所述第十二晶體管M12的第一端連接至所述第三電壓端V3，所述第十二晶體管M12的第二端連接至所述級聯輸出端Gout_sub。

需要說明的是，在本申請其他實施例中，第一下拉控制模塊301和第二下拉控制模塊302的電路結構還可以設計為不同，對此本申請不做具體限制。以及，本申請實施例提供的第五晶體管M5、第六晶體管M6和第七晶體管M7的導通類型相同，其均可以為P型晶體管，還可以為N型晶體管，對此需要根據第一下拉節點Q1的有效電位進行具體設計；以及，本申請實施例提供的第十晶體管M10、第十一晶體管M11和第十二晶體管M12的導通類型相同，其均可以為P型晶體管，還可以為N型晶體管，對此需要根據第二下拉節點Q1的有效電位進行具體設計。

結合參考圖1和圖2所示，在本申請一實施例中，所述第一下拉生成模塊401包括：第八晶體管M8和第九晶體管M9；

其中，所述第八晶體管M8的柵極連接至所述第一信號端Clock1，所述第八晶體管M8的第一端連接至所述第三電壓端V3，所述第八晶體管M8的第二端連接至所述第一下拉節點Q1，所述第九晶體管M9的柵極連接至所述第二信號端Clock2，所述第九晶體管M9的第一端連接至所述第二信號端Clock2，所述第九晶體管M9的第二端連接至所述第一下拉節點Q1。

在本申請一實施例中，第一下拉生成模塊401和第二下拉生成模塊402的電路結構相同，且對于第一信號端Clock1和第二信號端Clock2的連接關系相反，即，所述第二下拉生成模塊402包括：第十三晶體管M13和第十四晶體管M14；

其中，所述第十三晶體管M13的柵極連接至所述第二信號端Clock2，所述第十三晶體管M13的第一端連接至所述第三電壓端V3，所述第十三晶體管M13的第二端連接至所述第二下拉節點Q2，所述第十四晶體管M14的柵極連接至所述第一信號端Clock1，所述第十四晶體管M14的第一端連接至所述第一信號端Clock1，所述第十四晶體管M14的第二端連接至所述第二下拉節點Q2。

需要說明的是，本申請實施例提供的第八晶體管M8和第九晶體管M9的導通類型相同，其可以為N型晶體管，還可以為P型晶體管，對此需要根據第一信號端Clock1和第二信號端Clock2的有效電平進行具體設計；以及，本申請實施例提供的第十三晶體管M13和第十四晶體管M14的導通類型相同，其可以為N型晶體管，還可以為P型晶體管，對此需要根據第一信號端Clock1和第二信號端Clock2的有效電平進行具體設計。

結合參考圖1和圖2所示，在本申請一實施例中，所述掃描輸出模塊500包括：第十五晶體管M15；

其中，所述第十五晶體管M15的柵極連接至所述上拉節點P，所述第十五晶體管M15的第一端連接至所述時鐘信號端CK，所述第十五晶體管M15的第二端連接至所述掃描輸出端Gout。

以及，結合參考圖1和圖2所示，所述級聯輸出模塊600包括：第十六晶體管M16；

其中，所述第十六晶體管M16的柵極連接至所述上拉節點P，所述第十六晶體管M16的第一端連接至所述時鐘信號端CK，所述第十六晶體管M16的第二端連接至所述級聯輸出端Gout_sub。

需要說明的是，本申請實施例提供的第十五晶體管M15和第十六晶體管M16的導通類型相同，其可以為N型晶體管，還可以為P型晶體管，對此需要根據上拉節點P的有效電位進行具體設計。

在本申請一實施例中，所述第一信號端Clock1和第二信號端Clock2的電平與所述第三電壓端V3的電平相同時，所述第一信號端Clock1和第二信號端Clock2輸出電壓與所述第三電壓端V3輸出電壓相同。

其中，為了使第八晶體管M8或第十三晶體管M13在截止時的關斷效果更好，和為了使第七晶體管M7或第十四晶體管M14在截止時的關斷效果更好，本申請優選的第一信號端Clock1和第二信號端Clock2的電平與所述第三電壓端V3的電平相同時，即電壓信號相位相同時，第一信號端Clock1和第二信號端Clock2輸出電壓與第三電壓端V3輸出電壓相同，進而使得第八晶體管M8或第十三晶體管M13關斷時柵極端電壓和第一端電壓相同，和使得第七晶體管M7或第十四晶體管M14的關斷時柵極端電壓和第一端電壓相同，以提高關斷效果。具體例如，當第一信號端Clock1或第二信號端Clock2輸出的電平信號為低電平時，且同時第三電壓端V3輸出的電平信號為低電平時，此時，第一信號端Clock1或第二信號端Clock2輸出電壓與所述第三電壓端V3輸出電壓相同，如均為-15V。

以及，所述時鐘信號端CK的電平與所述第四電壓端V4的電平相同時，所述時鐘信號端CK輸出電壓與所述第四電壓端V4輸出電壓相同。其中，由于在掃描輸出模塊500響應于上拉節點P的電位，而控制時鐘信號端CK與掃描輸出端Gout接通時，與掃描輸出端Gout連接的柵極線的電位為時鐘信號端CK輸出的電位，故而，為了使與柵極線連接的晶體管達到更好的關斷目的，本申請優選的時鐘信號端CK的電平與第四電壓端V4的電平相同時，時鐘信號端CK輸出電壓與所述第四電壓端V4輸出電壓相同，如，在時鐘信號端CK為下降沿輸出低電平、且第四電壓端V4輸出低電平時，時鐘信號端CK選擇更低的電壓值輸出，即與第四電壓端V4輸出的電壓相同。

在本申請一實施例中，柵極驅動電路可以為雙向掃描的柵極驅動電路，其中，在所述柵極驅動電路沿第一方向掃描時，所述第一控制端SET輸出開啟信號；

以及，在所述柵極驅動電路沿第二方向掃描時，所述第二控制端RESET輸出開啟信號，其中，所述第一方向和第二方向相反。

即，在柵極驅動電路沿第一方向掃描時，移位寄存單元的第一控制端SET首先輸出開啟信號，以使移位寄存單元開始工作，且在開啟信號輸出完畢后，移位寄存單元的掃描輸出端輸出掃描柵極線的信號，和級聯輸出端輸出相應信號(相應信號為為上一級移位寄存單元提供的關閉信號和為下一級移位寄存單元提供的開啟信號，其中，關閉信號和開啟信號為同一信號)至上下級移位寄存單元，并在結束階段時，第二控制端RESET輸出關閉信號，以使移位寄存單元的掃描輸出端不再輸出掃描信號；

以及，在柵極驅動電路沿第二方向掃描時，移位寄存單元的第二控制端RESET首先輸出開啟信號，以使移位寄存單元開始工作，且在開啟信號輸出完畢后，移位寄存單元的掃描輸出端輸出掃描柵極線的信號，和級聯輸出端輸出相應信號(相應信號為為上一級移位寄存單元提供的關閉信號和為下一級移位寄存單元提供的開啟信號，其中，關閉信號和開啟信號為同一信號)至上下級移位寄存單元，并在結束階段時，第一控制端RET輸出關閉信號，以使移位寄存單元的掃描輸出端不再輸出掃描信號。

此外，為了滿足在所述上拉控制模塊200控制所述第三電壓端V3與所述第二下拉節點Q2接通時，所述第二下拉節點Q2的電位為所述第三電壓端V3的電位，以及，在所述上拉控制模塊200控制所述第三電壓端V3與所述第一下拉節點Q1接通時，所述第一下拉節點Q1的電位為所述第三電壓端V3的輸出電位，本申請實施例提供的第三晶體管M3的寬長比大于第九晶體管的寬長比，以及，第四晶體管M4的寬長比大于第十四晶體管M14的寬長比。

在本申請一實施例中，由于第一下拉生成模塊401和第二下拉生成模塊402與第一信號端Clock1和第二信號端Clock2的連接關系相反，且第一信號端Clock1和第二信號端Clock2的輸出信號為互補時鐘信號，所以在移位寄存單元掃描完畢后，第一下拉節點Q1和第二下拉節點Q2交替為第二信號端Clock2和第一信號端Clock1輸出的有效電平信號，為了達到降低功耗的目的，本申請實施例優選的所述第一信號端Clock1和第二信號端Clock2的輸出信號均為幀反轉信號，即，使得第一下拉節點Q1和第二下拉節點Q2在移位寄存單元掃描完畢后，其上的有效電平信號為一幀畫面交替一次。

下面結合驅動方法對本申請實施例提供的移位寄存單元的各個組成模塊和組成模塊的每個晶體管的接通和截止情況進行進一步的描述。需要說明的是，下面以高電平信號有效的移位寄存單元進行描述，即，以第一晶體管M1至第十六晶體管M16均為N型晶體管為例進行說明，以及，以第三電壓端V3和第四電壓端V4的輸出信號為低電平信號，移位寄存單元的掃描輸出端Gout和級聯輸出端Gout_sub的輸出的有效電平為高電平為例進行說明。

結合圖1、圖2、圖3和圖4所示，對本申請實施例提供的驅動方法進行詳細說明，其中，本申請實施例提供的驅動方法，應用于上述的移位寄存單元，且驅動方法包括：第一階段T1、第二階段T2和第三階段T3。

參考圖3所示，為本申請實施例提供的一種沿第一方向掃描的時序圖，其中，第一電壓端DIR1的輸出電平為高電平，第二電壓端DIR2的輸出電平為低電平，在沿第一方向掃描時：

在第一階段T1，輸入模塊100響應于第一控制端SET的電位，而控制第一電壓端DIR1與上拉節點P之間接通，上拉節點P的電位為第一電壓端DIR1輸出的高電平；其中，上拉控制模塊200響應于上拉節點P的電位，而控制第三電壓端V3分別與第一下拉節點Q1和第二下拉節點Q2之間接通；以及，掃描輸出模塊500和級聯輸出模塊600均響應于上拉節點P的電位，而控制時鐘信號端CK分別與掃描輸出端Gout和級聯輸出端Gout_sub之間接通，此時時鐘信號端CK輸出電平為低電平(即輸出信號為關閉信號)。

具體結合圖2和圖3所示，在第一階段T1，第一控制端SET輸出電平為高點平，而控制第一晶體管M1導通，使得上拉節點P的電位為第一電壓端DIR1輸出的高電平。進而與上拉節點P連接的第三晶體管M3、第四晶體管M4、第十五晶體管M15和第十六晶體管M16均導通，以使得第一下拉節點Q1和第二下拉節點Q2的電位為第三電壓端V3輸出的低電平，以及，使得掃描輸出端Gout和級聯輸出端Gout_sub的輸出信號為時鐘信號端CK輸出的電平。其中，由于第一下拉節點Q1和第二下拉節點Q2的電位均為低電平，故而，使得與兩者連通的晶體管均為截止狀態。

在第二階段T2，掃描輸出模塊500和級聯輸出模塊600均響應于上拉節點P的電位，而控制時鐘信號端CK分別與掃描輸出端Gout和級聯輸出端Gout_sub之間接通，此時時鐘信號端CK輸出電平為高電平。

具體結合圖2和圖3所示，在第二階段T2，此時電容C的一極板的電位為時鐘信號端CK輸出的高電平，故而，電容C將會將與其另一極板連接的上拉節點P的高電平，在第一階段T1的基礎上再次拉高。由于上拉節點P的電位保持為高電平，因而與上拉節點P連通的晶體管保持第一階段T1的狀態不變。以及，在第二階段T2，時鐘信號端CK輸出電平為高電平，該高電平信號分別通過第十五晶體管M15和第十六晶體管M16，傳輸至掃描輸出端Gout和級聯輸出端Gout_sub。

在第三階段T3，輸入模塊100響應于第二控制端RESET的電位，而控制第二電壓端DIR2與上拉節點P之間接通，上拉節點P的電位為第二電壓端DIR2輸出的低電平；其中，第一下拉生成模塊401響應于第二信號端Clock2的電位，而控制第二信號端Clock2與第一下拉節點Q1之間接通；或者，第二下拉生成模塊402響應于第一信號端Clock1的電位，而控制第一信號端Clock1與第二下拉節點Q2之間接通。此時，第一下拉節點Q1控制第一下拉控制模塊301工作，或第二下拉節點Q2控制第二下拉控制模塊302工作，使得上拉節點P與第三電壓端V3之間接通、掃描輸出端Gout與第四電壓端V4之間接通和級聯輸出端Gout_sub與第三電壓端V3之前接通。

具體結合圖2和圖3所示，在第三階段T3，第二控制端RESET輸出高電平，而控制第二晶體管M2導通，使得上拉節點P的電位為第二電壓端DIR2輸出的低電平，此時與上拉節點P連通的晶體管均截止。由于第一信號端Clock1輸出的高電平，故而，第一信號端Clock1控制第十四晶體管M14導通，將第一信號端Clock1輸出的高電平傳輸至第二下拉節點Q2，且第一下拉節點Q1的電位為第三電壓端V3輸出的低電平；此時，第二下拉節點Q2控制第十晶體管M10、第十一晶體管M11和第十二晶體管M12導通，使得掃描輸出端Gout的電位為第四電壓端V4輸出的低電平、上拉節點P的電位為第三電壓端V3輸出的低電平和級聯輸出端Gout_sub的電位為第三電壓端V3輸出的低電平。其中，由于第三電壓端V3輸出電壓低于第四電壓端V4輸出電壓，而第十五晶體管M15此時Vgs＝第三電壓端V3的電壓值-第四電壓端V4的電壓值，即，第十五晶體管M15此時Vgs為負數，使得第十五晶體管M15的漏電流較小，提高了移位寄存單元的輸出穩定性。此外，由于級聯輸出端Gout_sub輸出電壓值為第三電壓端V3輸出的更低的低電平，故而，能夠有效的關閉上下級移位寄存單元中相應連通的晶體管，避免由于電壓值較高造成誤導通。

需要說明的是，在第三階段T3，還可以將第一信號端Clock1設置為輸出低電平，而將第二信號端Clock2設置為輸出高電平，對此本申請實施例不做具體限制。

以及，結合圖1、圖2和圖4所示，圖4為本申請實施例提供的一種沿第二方向掃描的時序圖，驅動方法同樣包括第一階段T1、第二階段T2和第三階段T3，其中，與沿第一方向掃描不同的是，在沿第二方向掃描時，第一電壓端DIR1輸出低電平，而第二電壓端DIR2輸出高電平；以及，第二控制端RESET在第一階段T1輸出高電平，而第一控制端SET在第三階段T3輸出高電平，除上述不同之外，沿第二方向掃描時移位寄存單元的運行過程，與沿第一方向掃描時的運行過程相同，故本申請不作多余贅述。

相應的，本申請實施例還提供了一種柵極驅動電路，包括N級移位寄存單元，每級所述移位寄存單元均為上述任意一實施例提供的移位寄存單元。

具體參考圖5所示，為本申請實施例提供的一種柵極驅動電路的結構示意圖，其中，定義相鄰兩級移位寄存單元為第i級移位寄存單元1i和第i+1級移位寄存單元1(i+1)，其中，

所述第i級移位寄存單元1i的級聯輸出端Gout_sub連接至所述第i+1級移位寄存單元1(i+1)的第一控制端SET，以及，所述第i+1級移位寄存單元1(i+1)的級聯輸出端Gout_sub連接至所述第i級移位寄存單元1i的第二控制端RESET。

其中，本申請實施例優選的奇數級的移位寄存單元的時鐘信號端為同一端，且偶數級的移位寄存單元的時鐘信號端為同一端。

相應的，本申請實施例還提供了一種顯示裝置，具體參考圖6所示，為本申請實施例提供的一種顯示裝置的結構示意圖，其中，所述顯示裝置包括具有上述任意一實施例提供的柵極驅動電路的顯示面板10；

以及，在顯示裝置為液晶顯示裝置時，顯示裝置還包括為顯示面板10提供背光源(如箭頭所示)的背光源模組20。

需要說明的是，本申請對于提供的顯示裝置的類型不做具體限制，如在本申請其他實施例中，顯示裝置還可以為有機發光顯示裝置。

本申請實施例提供了一種移位寄存單元、柵極驅動電路及顯示裝置，應用于柵極驅動電路，包括：輸入模塊、上拉節點、上拉控制模塊、第一下拉節點、第一下拉控制模塊、第一下拉生成模塊、第二下拉節點、第二下拉控制模塊、第二下拉生成模塊、掃描輸出模塊、掃描輸出端、級聯輸出模塊、級聯輸出端和電容；其中，通過各個模塊之間的相互配合，使得掃描輸出端輸出掃描信號至與其連接的柵極線，同時，使得級聯輸出端輸出信號至與其連接的上下級移位寄存單元。由上述內容可知，本申請實施例提供的技術方案，將移位寄存單元與柵極線連接的端口和與上下級移位寄存單元連接的端口區分，即，將掃描輸出端作為連接柵極線的端口，而將級聯輸出端作為連接上下級移位寄存單元的端口，滿足柵極驅動電路的多樣性的設計。

對所公開的實施例的上述說明，使本領域專業技術人員能夠實現或使用本發明。對這些實施例的多種修改對本領域的專業技術人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本發明的精神或范圍的情況下，在其它實施例中實現。因此，本發明將不會被限制于本文所示的這些實施例，而是要符合與本文所公開的原理和新穎特點相一致的最寬的范圍。