本發明涉及顯示技術領域，尤指一種移位寄存器、柵線集成驅動電路及顯示裝置。

背景技術：

在科技發展日新月異的現今時代中，液晶顯示器已經廣泛地應用在電子顯示產品上，如電視機、計算機、手機及個人數字助理等。液晶顯示器包括數據驅動器(Source Driver)、柵極驅動裝置(Gate Driver)及液晶顯示面板等。其中，液晶顯示面板中具有像素陣列，而柵極驅動裝置用以依序開啟像素陣列中對應的像素行，以將數據驅動器輸出的像素數據傳輸至像素，進而顯示待顯圖像。

目前，柵極驅動裝置一般通過陣列工藝形成在液晶顯示器的陣列基板上，即陣列基板行驅動(Gate Driver on Array,GOA)工藝，這種集成工藝不僅節省了成本，而且可以做到液晶面板(Panel)兩邊對稱的美觀設計，同時，也省去了柵極集成電路(IC，Integrated Circuit)的綁定(Bonding)區域以及扇出(Fan-out)的布線空間，從而可以實現窄邊框的設計；并且，這種集成工藝還可以省去柵極掃描線方向的Bonding工藝，從而提高了產能和良率。

但是，傳統GOA設計通常只能在一幀時間內實現一種分辨率的顯示，功耗較大。

技術實現要素：

有鑒于此，本發明實施例提供一種移位寄存器、柵線集成驅動電路及顯示裝置，使面板在正常顯示時，通過生成不同頻率的時鐘信號并對隨時不同的時鐘信號進行切換，使顯示屏隨時進行不同分辨率的切換。

因此，本發明實施例提供了一種移位寄存器，包括：輸入模塊，第一生成模塊，下拉驅動模塊，第二生成模塊，輸出模塊，下拉模塊和復位模塊；其中，

所述輸入模塊的第一端與信號輸入端連接、第二端與第一電平信號端連接、第三端與第一節點連接；所述輸入模塊用于在所述信號輸入端的控制下，控制所述第一節點的電位；

所述第一生成模塊的第一端與第一控制信號端連接、第二端與第二控制信號端連接、第三端與第三控制信號端連接、第四端與第四控制信號端連接、第五端與低電平信號端連接、第六端與高電平信號端連接、第七端與第一輸入信號端連接、第八端與第二輸入信號端連接、第九端與第三輸入信號端連接、第十端與第一時鐘信號端連接；所述第一生成模塊用于在所述第一控制信號端、第二控制信號端、第三控制信號端和第四控制信號端的控制下，生成第一時鐘信號；

所述下拉驅動模塊的第一端與所述第一時鐘信號端連接、第二端與所述第一節點連接、第三端與所述低電平信號端連接、第四端與第二節點連接、第五端與信號輸出端連接；所述下拉驅動模塊用于在所述第一時鐘信號端、第一節點和信號輸出端的控制下，控制所述第二節點的電位；

所述第二生成模塊的第一端與所述第一控制信號端連接、第二端與所述第二控制信號端連接、第三端與所述第三控制信號端連接、第四端與所述第四控制信號端連接、第五端與所述低電平信號端連接、第六端與所述高電平信號端連接、第七端與所述第二輸入信號端連接、第八端與所述第三輸入信號端連接、第九端與第四輸入信號端連接、第十端與第二時鐘信號端連接；所述第二生成模塊用于在所述第一控制信號端、第二控制信號端、第三控制信號端和第四控制信號端的控制下，生成第二時鐘信號；

所述輸出模塊的第一端與所述第二時鐘信號端連接、第二端與所述第一節點連接、第三端與所述信號輸出端連接；所述輸出模塊用于在所述第一節點的控制下，將所述第二時鐘信號通過所述信號輸出端輸出；

所述下拉模塊的第一端與所述低電平信號端連接、第二端與所述第一節點連接、第三端與所述第二節點連接、第四端與所述信號輸出端連接；所述下拉模塊用于在所述第二節點的控制下，控制所述第一節點和信號輸出端的電位；

所述復位模塊的第一端與所述第一節點連接、第二端與第二電平信號端連接、第三端與復位信號端連接；所述復位模塊用于在所述復位信號端的控制下，控制所述第一節點的電位。

在一種可能的實現方式中，在本發明實施例提供的上述移位寄存器中，所述第一生成模塊包括：第一開關晶體管、第二開關晶體管、第三開關晶體管、第四開關晶體管、第五開關晶體管、第六開關晶體管和第七開關晶體管；

所述第一開關晶體管的柵極與所述第一控制信號端連接、源極與所述高電平信號端連接、漏極與所述第五開關晶體管的柵極連接；

所述第二開關晶體管的柵極與所述第二控制信號端連接、源極與所述高電平信號端連接、漏極與所述第五開關晶體管的柵極連接；

所述第三開關晶體管的柵極與所述第三控制信號端連接、源極與所述低電平信號端連接、漏極與所述第五開關晶體管的柵極連接；

所述第四開關晶體管的柵極與所述第四控制信號端連接、源極與所述低電平信號端連接、漏極與所述第五開關晶體管的柵極連接；

所述第五開關晶體管的源極與所述第一輸入信號端連接、漏極與所述第一時鐘信號端連接；

所述第六開關晶體管的柵極與所述第三控制信號端連接、源極與所述第二輸入信號端連接、漏極與所述第一時鐘信號端連接；

所述第七開關晶體管的柵極與所述第四控制信號端連接、源極與所述第三輸入信號端連接、漏極與所述第一時鐘信號端連接。

在一種可能的實現方式中，在本發明實施例提供的上述移位寄存器中，所述第二生成模塊包括：第八開關晶體管、第九開關晶體管、第十開關晶體管、第十一開關晶體管、第十二開關晶體管、第十三開關晶體管和第十四開關晶體管；

所述第八開關晶體管的柵極與所述第一控制信號端連接、源極與所述高電平信號端連接、漏極與所述第十二開關晶體管的柵極連接；

所述第九開關晶體管的柵極與所述第二控制信號端連接、源極與所述高電平信號端連接、漏極與所述第十二開關晶體管的柵極連接；

所述第十開關晶體管的柵極與所述第三控制信號端連接、源極與所述低電平信號端連接、漏極與所述第十二開關晶體管的柵極連接；

所述第十一開關晶體管的柵極與所述第四控制信號端連接、源極與所述低電平信號端連接、漏極與所述第十二開關晶體管的柵極連接；

所述第十二開關晶體管的源極與所述第四輸入信號端連接、漏極與所述第二時鐘信號端連接；

所述第十三開關晶體管的柵極與所述第三控制信號端連接、源極與所述第三輸入信號端連接、漏極與所述第二時鐘信號端連接；

所述第十四開關晶體管的柵極與所述第四控制信號端連接、源極與所述第二輸入信號端連接、漏極與所述第二時鐘信號端連接。

在一種可能的實現方式中，在本發明實施例提供的上述移位寄存器中，所述下拉驅動模塊包括：第十五開關晶體管、第十六開關晶體管和第十七開關晶體管；

所述第十五開關晶體管的柵極和源極分別與所述第一時鐘信號端連接、漏極與所述第二節點連接；

所述第十六開關晶體管的柵極與所述第一節點連接、源極與所述低電平信號端連接、漏極與所述第二節點連接；

所述第十七開關晶體管的柵極與所述信號輸出端連接、源極與所述低電平信號端連接、漏極與所述第二節點連接。

在一種可能的實現方式中，在本發明實施例提供的上述移位寄存器中，所述輸出模塊包括：第十八開關晶體管和第一電容；

所述第十八開關晶體管的柵極與所述第一節點連接、源極與所述第二時鐘信號端連接、漏極與所述信號輸出端連接；

所述第一電容連接在所述第一節點和所述信號輸出端之間。

在一種可能的實現方式中，在本發明實施例提供的上述移位寄存器中，所述輸入模塊包括：第十九開關晶體管；

所述第十九開關晶體管的柵極與所述信號輸入端連接、源極與所述第一電平信號端連接、漏極與所述第一節點連接。

在一種可能的實現方式中，在本發明實施例提供的上述移位寄存器中，所述下拉模塊包括：第二十開關晶體管、第二十一開關晶體管和第二電容；

所述第二十開關晶體管的柵極與所述第二節點連接、源極與所述低電平信號端連接、漏極與所述第一節點連接；

所述第二十一開關晶體管的柵極與所述第二節點連接、源極與所述低電平信號端連接、漏極與所述信號輸出端連接；

所述第二電容連接在所述第二節點和所述低電平信號端之間。

在一種可能的實現方式中，在本發明實施例提供的上述移位寄存器中，所述復位模塊包括：第二十二開關晶體管；

所述第二十二開關晶體管的柵極與所述復位信號端連接、源極與所述第二電平信號端連接、漏極與所述第一節點連接。

本發明實施例提供的一種柵線集成驅動電路，包括級聯的多個本發明實例例提供的移位寄存器，除第一個移位寄存器和最后一個移位寄存器之外，其余每個移位寄存器均向與其相鄰的下一個移位寄存器的信號輸入端輸入觸發信號，并向與其相鄰的上一個移位寄存器的復位信號端輸入復位信號；第一個移位寄存器向第二個移位寄存器的信號輸入端輸入觸發信號；最后一個移位寄存器向自身以及上一個移位寄存器的復位信號端輸入復位信號。

本發明實施例還提供了一種顯示裝置，包括本發明實施例提供的上述柵線集成驅動電路。

本發明實施例的有益效果包括：

本發明實施例提供的一種移位寄存器、柵線集成驅動電路及顯示裝置，該移位寄存器包括：輸入模塊，第一生成模塊，下拉驅動模塊，第二生成模塊，輸出模塊，下拉模塊和復位模塊；其中，輸入模塊在信號輸入端的控制下，控制第一節點的電位；第一生成模塊在第一控制信號端、第二控制信號端、第三控制信號端和第四控制信號端的控制下，生成第一時鐘信號；下拉驅動模塊在第一時鐘信號端和第一節點的控制下，控制第二節點的電位；第二生成模塊在第一控制信號端、第二控制信號端、第三控制信號端和第四控制信號端的控制下，生成第二時鐘信號；輸出模塊在第一節點的控制下，將第二時鐘信號通過信號輸出端輸出；下拉模塊在第二節點的控制下，控制第一節點和信號輸出端的電位；復位模塊在復位信號端的控制下，控制第一節點的電位。由于這樣通過上述五個模塊的相互配合，使面板在正常顯示時，通過生成不同頻率的時鐘信號并對隨時不同的時鐘信號進行切換，使顯示屏隨時進行不同分辨率的切換，從而實現智能顯示功能，實現面板高清顯示和低功耗模式的隨意切換，從而即可以滿足視覺需求也可以有效降低功耗。

附圖說明

圖1為本發明實施例提供的移位寄存器的結構示意圖；

圖2為本發明實施例提供的移位寄存器的具體結構示意圖；

圖3為本發明實施例提供的第一生成模塊的具體結構示意圖；

圖4為本發明實施例提供的第二生成模塊的具體結構示意圖；

圖5為本發明實施例提供的輸入模塊、下拉驅動模塊、下拉模塊、復位模塊和輸出模塊的具體結構示意圖；

圖6為本發明實施例提供的移位寄存器以不同分辨率工作時的時序圖；

圖7為本發明實施例提供的移位寄存器以較低分辨率工作時的時序圖；

圖8為本發明實施例提供的移位寄存器以較高分辨率工作時的時序圖。

具體實施方式

下面結合附圖，對本發明實施例提供的移位寄存器、柵線集成驅動電路及顯示裝置的具體實施方式進行詳細地說明。

本發明實施例提供了一種移位寄存器，如圖1所示，包括：輸入模塊1，第一生成模塊2，下拉驅動模塊3，第二生成模塊4，輸出模塊5，下拉模塊6和復位模塊7；其中，

輸入模塊1的第一端與信號輸入端STV連接、第二端與第一電平信號端CN連接、第三端與第一節點PU連接；輸入模塊1用于在信號輸入端STV的控制下，控制第一節點PU的電位；

第一生成模塊2的第一端與第一控制信號端EN1連接、第二端與第二控制信號端EN2連接、第三端與第三控制信號端EN3連接、第四端與第四控制信號端EN4連接、第五端與低電平信號端VGL連接、第六端與高電平信號端VGH連接、第七端與第一輸入信號端CKB連接、第八端與第二輸入信號端CK2連接、第九端與第三輸入信號端CK3連接、第十端與第一時鐘信號端CKB_N連接；第一生成模塊2用于在第一控制信號端EN1、第二控制信號端EN2、第三控制信號端EN3和第四控制信號端EN4的控制下，生成第一時鐘信號；

下拉驅動模塊3的第一端與第一時鐘信號端CKB_N連接、第二端與第一節點PU連接、第三端與低電平信號端VGL連接、第四端與第二節點PD連接、第五端與信號輸出端OUT連接；下拉驅動模塊3用于在第一時鐘信號端CKB_N、第一節點PU和信號輸出端OUT的控制下，控制第二節點PD的電位；

第二生成模塊4的第一端與第一控制信號端EN1連接、第二端與第二控制信號端EN2連接、第三端與第三控制信號端EN3連接、第四端與第四控制信號端EN4連接、第五端與低電平信號端VGL連接、第六端與高電平信號端VGH連接、第七端與第二輸入信號端CK2連接、第八端與第三輸入信號端CK3連接、第九端與第四輸入信號端CK連接、第十端與第二時鐘信號端CK_N連接；第二生成模塊4用于在第一控制信號端EN1、第二控制信號端EN2、第三控制信號端EN3和第四控制信號端EN4的控制下，生成第二時鐘信號；

輸出模塊5的第一端與第二時鐘信號端CK_N連接、第二端與第一節點PU連接、第三端與信號輸出端OUT連接；輸出模塊5用于在第一節點PU的控制下，將第二時鐘信號通過信號輸出端OUT輸出；

下拉模塊6的第一端與低電平信號端VGL連接、第二端與第一節點PU連接、第三端與第二節點PD連接、第四端與信號輸出端OUT連接；下拉模塊6用于在第二節點PD的控制下，控制第一節點PU和信號輸出端OUT的電位；

復位模塊7的第一端與第一節點PU連接、第二端與第二電平信號端CNB連接、第三端與復位信號端RESET連接；復位模塊7用于在復位信號端RESET的控制下，控制第一節點PU的電位。

在本發明實施例提供的上述移位寄存器，包括：輸入模塊，第一生成模塊，下拉驅動模塊，第二生成模塊，輸出模塊，下拉模塊和復位模塊；其中，輸入模塊分別與信號輸入端、第一電平信號端、第一節點連接；輸入模塊用于在信號輸入端的控制下，控制第一節點的電位；第一生成模塊分別與第一控制信號端、第二控制信號端、第三控制信號端、第四控制信號端、低電平信號端、高電平信號端、第一輸入信號端、第二輸入信號端、第三輸入信號端、第一時鐘信號端連接；第一生成模塊用于在第一控制信號端、第二控制信號端、第三控制信號端和第四控制信號端的控制下，生成第一時鐘信號；下拉驅動模塊分別與第一時鐘信號端、第一節點、低電平信號端、第二節點、信號輸出端連接；下拉驅動模塊用于在第一時鐘信號端、第一節點和信號輸出端的控制下，控制第二節點的電位；第二生成模塊分別與第一控制信號端、第二控制信號端、第三控制信號端、第四控制信號端、低電平信號端、高電平信號端、第二輸入信號端、第三輸入信號端、第四輸入信號端、第二時鐘信號端連接；第二生成模塊用于在第一控制信號端、第二控制信號端、第三控制信號端和第四控制信號端的控制下，生成第二時鐘信號；輸出模塊分別與第二時鐘信號端、第一節點、信號輸出端連接；輸出模塊用于在第一節點的控制下，將第二時鐘信號通過信號輸出端輸出；下拉模塊分別與低電平信號端、第一節點、第二節點、信號輸出端連接；下拉模塊用于在第二節點的控制下，控制第一節點和信號輸出端的電位；復位模塊分別與第一節點、第二電平信號端、復位信號端連接；復位模塊用于在復位信號端的控制下，控制第一節點的電位。由于這樣通過上述五個模塊的相互配合，使面板在正常顯示時，通過生成不同頻率的時鐘信號并對隨時不同的時鐘信號進行切換，使顯示屏隨時進行不同分辨率的切換，從而實現智能顯示功能，實現面板高清顯示和低功耗模式的隨意切換，滿足視覺需求，有效降低功耗。

下面結合具體實施例，對本發明進行詳細說明。需要說明的是，本實施例中是為了更好的解釋本發明，但不限制本發明。

在具體實施時，在本發明實施例提供的上述移位寄存器中，如圖2和圖3所示，第一生成模塊2具體可以包括：第一開關晶體管M1、第二開關晶體管M2、第三開關晶體管M3、第四開關晶體管M4、第五開關晶體管M5、第六開關晶體管M6和第七開關晶體管M7；其中，

第一開關晶體管M1的柵極與第一控制信號端EN1連接、源極與高電平信號端VGH連接、漏極與第五開關晶體管M5的柵極連接；

第二開關晶體管M2的柵極與第二控制信號端EN2連接、源極與高電平信號端VGH連接、漏極與第五開關晶體管M5的柵極連接；

第三開關晶體管M3的柵極與第三控制信號端EN3連接、源極與低電平信號端VGL連接、漏極與第五開關晶體管M5的柵極連接；

第四開關晶體管M4的柵極與第四控制信號端EN4連接、源極與低電平信號端VGL連接、漏極與第五開關晶體管M5的柵極連接；

第五開關晶體管M5的源極與第一輸入信號端CKB連接、漏極與第一時鐘信號端CKB_N連接；

第六開關晶體管M6的柵極與第三控制信號端EN3連接、源極與第二輸入信號端CK2連接、漏極與第一時鐘信號端CKB_N連接；

第七開關晶體管M7的柵極與第四控制信號端EN4連接、源極與第三輸入信號端CK3連接、漏極與第一時鐘信號端CKB_N連接。

假設第一開關晶體管M1、第二開關晶體管M2、第三開關晶體管M3、第四開關晶體管M4、第五開關晶體管M5、第六開關晶體管M6和第七開關晶體管M7均為N型開關晶體管時，

具體地，在第一控制信號端EN1和第二控制信號端EN2的交替控制下，第一開關晶體管M1和第二開關晶體管M2交替導通，此時高電平信號端VGH可以將信號通過第一開關晶體管M1或第二開關晶體管M2傳輸至第五開關晶體管M5的柵極，進而可以控制第五開關晶體管M5為導通狀態；此時第一輸入信號端CKB輸入的信號通過第五開關晶體管M5正常輸出，即生成的第一時鐘信號為第一輸入信號端CKB輸入的信號；

另外，在第三控制信號端EN3和第四控制信號端EN4的交替控制下，第三開關晶體管M3和第四開關晶體管M4交替導通，此時低電平信號端VGL可以將信號通過第三開關晶體管M3或第四開關晶體管M4傳輸至第五開關晶體管M5的柵極，進而可以控制第五開關晶體管M5保持截止狀態；同理，在第三控制信號端EN3和第四控制信號端EN4的交替控制下，第六開關晶體管M6和第七開關晶體管M7交替導通，此時第二輸入信號端CK2可以將信號通過第六開關晶體管M6正常輸出，即生成的第一時鐘信號為第二輸入信號端CK2輸入的信號，或，第三輸入信號端CK3可以將信號通過第七開關晶體管M7正常輸出，即生成的第一時鐘信號為第三輸入信號端CK3輸入的信號。

以上僅是舉例說明移位寄存器中第一生成模塊的具體結構，在具體實施時，第一生成模塊的具體結構不限于本發明實施例提供的上述結構，還可以是本領域技術人員可知的其他結構，在此不做限定。

在具體實施時，在本發明實施例提供的上述移位寄存器中，如圖2和圖4所示，第二生成模塊4包括：第八開關晶體管M8、第九開關晶體管M9、第十開關晶體管M10、第十一開關晶體管M11、第十二開關晶體管M12、第十三開關晶體管M13和第十四開關晶體管M14；

第八開關晶體管M8的柵極與第一控制信號端EN1連接、源極與高電平信號端VGH連接、漏極與第十二開關晶體管M12的柵極連接；

第九開關晶體管M9的柵極與第二控制信號端EN2連接、源極與高電平信號端VGH連接、漏極與第十二開關晶體管M12的柵極連接；

第十開關晶體管M10的柵極與第三控制信號端EN3連接、源極與低電平信號端VGL連接、漏極與第十二開關晶體管M12的柵極連接；

第十一開關晶體管M11的柵極與第四控制信號端EN4連接、源極與低電平信號端VGL連接、漏極與第十二開關晶體管M12的柵極連接；

第十二開關晶體管M12的源極與第四輸入信號端CK連接、漏極與第二時鐘信號端CK_N連接；

第十三開關晶體管M13的柵極與第三控制信號端EN3連接、源極與第三輸入信號端CK3連接、漏極與第二時鐘信號端CK_N連接；

第十四開關晶體管M14的柵極與第四控制信號端EN4連接、源極與第二輸入信號端CK2連接、漏極與第二時鐘信號端CK_N連接。

假設第八開關晶體管M8、第九開關晶體管M9、第十開關晶體管M10、第十一開關晶體管M11、第十二開關晶體管M12、第十三開關晶體管M13和第十四開關晶體管M14均為N型開關晶體管時，

具體地，在第一控制信號端EN1和第二控制信號端EN2的交替控制下，第八開關晶體管M8和第九開關晶體管M9交替導通，此時高電平信號端VGH可以將信號通過第八開關晶體管M8或第九開關晶體管M9傳輸至第十二開關晶體管M12的柵極，進而可以控制第十二開關晶體管M12為導通狀態；此時第四輸入信號端CK輸入的信號通過第十二開關晶體管M12正常輸出，即生成的第二時鐘信號為第四輸入信號端CK輸入的信號；

另外，在第三控制信號端EN3和第四控制信號端EN4的交替控制下，第十開關晶體管M10和第十一開關晶體管M11交替導通，此時低電平信號端VGL可以將信號通過第十開關晶體管M10或第十一開關晶體管M11傳輸至第十二開關晶體管M12的柵極，進而可以控制第十二開關晶體管M12保持截止狀態；同理，在第三控制信號端EN3和第四控制信號端EN4的交替控制下，第十三開關晶體管M13和第十四開關晶體管M14交替導通，此時第三輸入信號端CK3可以將信號通過第十三開關晶體管M13正常輸出，即生成的第二時鐘信號為第三輸入信號端CK3輸入的信號，或，第二輸入信號端CK2可以將信號通過第十四開關晶體管M14正常輸出，即生成的第二時鐘信號為第二輸入信號端CK2輸入的信號。

以上僅是舉例說明移位寄存器中第二生成模塊的具體結構，在具體實施時，第二生成模塊的具體結構不限于本發明實施例提供的上述結構，還可以是本領域技術人員可知的其他結構，在此不做限定。

在具體實施時，在本發明實施例提供的上述移位寄存器中，如圖2和圖5所示，下拉驅動模塊3具體可以包括：第十五開關晶體管M15、第十六開關晶體管M16和第十七開關晶體管M17；

第十五開關晶體管M15的柵極和源極分別與第一時鐘信號端CKB_N連接、漏極與第二節點PD連接；

第十六開關晶體管M16的柵極與第一節點PU連接、源極與低電平信號端VGL連接、漏極與第二節點PD連接；

第十七開關晶體管M17的柵極與信號輸出端OUT連接、源極與低電平信號端VGL連接、漏極與第二節點PD連接。

具體地，在第一時鐘信號端CKB_N的控制下，第十五開關晶體管M15導通，第二時鐘信號可以通過第十五開關晶體管M15傳輸至第二節點PD，在第一節點PU的控制下，第十六開關晶體管M16導通，低電平信號端VGL可以將信號通過第十六開關晶體管M16傳輸至第二節點PD，在信號輸出端OUT的控制下，第十七開關晶體管M17導通，低電平信號端VGL可以將信號通過第十七開關晶體管M17傳輸至第二節點PD。

以上僅是舉例說明移位寄存器中下拉驅動模塊的具體結構，在具體實施時，下拉驅動模塊的具體結構不限于本發明實施例提供的上述結構，還可以是本領域技術人員可知的其他結構，在此不做限定。

在具體實施時，在本發明實施例提供的上述移位寄存器中，如圖2和圖5所示，輸出模塊5具體可以包括：第十八開關晶體管M18和第一電容C1；

第十八開關晶體管M18的柵極與第一節點PU連接、源極與第二時鐘信號端CK_N連接、漏極與信號輸出端OUT連接；

第一電容C1連接在第一節點PU和信號輸出端OUT之間。

具體地，在第一節點PU的控制下，第十八開關晶體管M18導通，第二時鐘信號端CK_N可以將第二時鐘信號通過第十八開關晶體管M18傳輸至信號輸出端OUT，進而可以控制信號輸出端OUT的電位。

以上僅是舉例說明移位寄存器中輸出模塊的具體結構，在具體實施時，輸出模塊的具體結構不限于本發明實施例提供的上述結構，還可以是本領域技術人員可知的其他結構，在此不做限定。

在具體實施時，在本發明實施例提供的上述移位寄存器中，如圖2和圖5所示，輸入模塊1具體可以包括：第十九開關晶體管M19；

第十九開關晶體管M19的柵極與信號輸入端STV連接、源極與第一電平信號端CN連接、漏極與第一節點PU連接。

具體地，在信號輸入端STV的控制下，第十九開關晶體管M19導通，第一電平信號端CN可以將電平信號通過第十九開關晶體管M19傳輸至第一節點PU，進而可以控制第一節點PU的電位。

以上只是舉例說明移位寄存器中輸入模塊的具體結構，在具體實施時，輸入模塊的具體結構不局限于本發明實施例提供的上述結構，還可以是本領域技術人員熟知的其他結構，在此不做限定。

具體地，在具體實施時，在本發明實施例提供的上述移位寄存器中，如圖2和圖5所示，下拉模塊6具體可以包括：第二十開關晶體管M20、第二十一開關晶體管M21和第二電容C2；

第二十開關晶體管M20的柵極與第二節點PD連接、源極與低電平信號端VGL連接、漏極與第一節點PU連接；

第二十一開關晶體管M21的柵極與第二節點PD連接、源極與低電平信號端VGL連接、漏極與信號輸出端OUT連接；

第二電容連接在第二節點PD和低電平信號端VGL之間。

具體地，在第二節點PD的控制下，第二十開關晶體管M20和第二十一開關晶體管M21導通，低電平信號端VGL可以將信號通過第二十開關晶體管M20和第二十一開關晶體管M21分別傳輸至第一節點PU和信號輸出端OUT,進而可以控制第一節點PU和信號輸出端OUT的電位。

在具體實施時，在本發明實施例提供的上述移位寄存器中，如圖2和圖5所示，復位模塊7具體可以包括：第二十二開關晶體管M22；

第二十二開關晶體管M22的柵極與復位信號端RESET連接、源極與第二電平信號端CNB連接、漏極與第一節點PU連接。

具體地，在復位信號端RESET的控制下，第二十二開關晶體管M22導通，第二電平信號端CNB可以將電平信號通過第二十二開關晶體管M22傳輸至第一節點PU，進而可以控制第一節點PU的電位。

需要說明的是，本發明上述實施例中提到的開關晶體管可以是薄膜晶體管(TFT，Thin Film Transistor)，也可以是金屬氧化物半導體場效應管(MOS，Metal Oxide Scmiconductor)，在此不做限定。在具體實施中，這些開關晶體管的源極和漏極根據晶體管類型以及輸入信號的不同，其功能可以互換，在此不做具體區分。

在具體實施時，在本發明實施例提供的上述移位寄存器中，無論是在移位寄存器以較低分辨率工作(低功耗階段)時，還是在移位寄存器以較高分辨率工作(高清顯示模式)時，第一輸入信號端CKB和第四輸入信號端CK的輸入信號為反相的時鐘信號；第二輸入信號端CK2和第三輸入信號端CK3的輸入信號為反相的時鐘信號；且，第二輸入信號端CK2的輸入信號晚于第四輸入信號端CK的輸入信號半個周期，第三輸入信號端CK3的輸入信號晚于第一輸入信號端CKB的輸入信號半個周期。

當移位寄存器中所有的開關晶體管為N型時，第一控制信號端EN1和第二控制信號端EN2為交替打開，即第一控制端EN1為高電平時，第二控制信號端EN2為低電平，或第一控制端EN1為低電平時，第二控制信號端EN2為高電平，此時第三控制信號端EN3和第四控制信號端EN4保持低電平；同理，第三控制信號端EN3和第四控制信號端EN4為交替打開，即第三控制端EN3為高電平時，第四控制信號端EN4為低電平，或第三控制端EN3為低電平時，第四控制信號端EN4為高電平，此時第一控制信號端EN1和第二控制信號端EN2保持低電平。

另外，需要說明的是，本發明實施例提供的上述移位寄存器產生的第一時鐘信號和第二時鐘信號分別作為第十五開關晶體管M15、第十六開關晶體管M16、第十七開關晶體管M17、第十八開關晶體管M18、第十九開關晶體管M19、第二十開關晶體管M20、第二十一開關晶體管M21、第二十二開關晶體管M22組成的移位寄存器GOA邏輯電路使用的時鐘信號。在移位寄存器以較高分辨率工作(高清顯示模式)時，產生的第一時鐘信號和第二時鐘信號的頻率可以為第二輸入信號端CK2和第三輸入信號端CK3的輸入信號的頻率的兩倍，這樣可以將充電時間變為原來的一半，從而將分辨率調整為原來的一倍，實現高清顯示的功能；或者，在移位寄存器以較低分辨率工作(低功耗階段)時，產生的第一時鐘信號和第二時鐘信號的頻率保持與第一輸入信號端CKB和第二輸入信號端CK的輸入信號的頻率一致，從而實現低功耗的顯示模式。

下面以N型晶體管為例，對本發明實施例提供的上述移位寄存器的工作過程作以描述。下述描述中以1表示高電平，0表示低電平。

具體地，以圖2所示的移位寄存器的結構為例對其以較低分辨率工作時，以及以較高分辨率工作(即高清顯示)時，這兩種狀況進行分別描述。圖2所示的移位寄存器中，所有開關晶體管均為N型晶體管，各N型開關晶體管在高電平作用下導通，在低電平作用下截止；信號輸入端STV的有效脈沖信號為高電平信號。

(一)、在移位寄存器以較低分辨率工作時：

第一輸入信號端CK和第二輸入信號端CKB輸入的信號為反相的時鐘信號，第一電平信號端CN為高電平，第二電平信號端CNB為低電平，第一控制信號端EN1和第二控制信號端EN2為交替打開，第三控制信號端EN3和第四控制信號端EN4保持低電平，對應的輸入輸出時序圖如圖6和圖7所示的T1階段。該T1階段可以分為5個小階段，分別為第一階段t1、第二階段t2、第三階段t3、第四階段t4、第五階段t5；

在第一階段t1，STV＝1，RESET＝0，CN＝1，CNB＝0，EN1＝0，EN2＝1，EN3＝0，EN4＝0，CK＝0，CKB＝1。

由于EN2為高電平，第二開關晶體管M2導通，高電平信號端VGH的信號通過第二開關晶體管M2傳輸至第五開關晶體管M5的柵極，第五開關晶體管M5導通，第一輸入信號端CKB輸入的信號通過第五開關晶體管M5輸出到第一時鐘信號端CKB_N，此時第一時鐘信號端CKB_N生成第一時鐘信號的頻率與第一輸入信號端CKB的輸入信號的頻率相同，因此第一時鐘信號為高電平；同理，由于EN2為高電平，第九開關晶體管M9導通，高電平信號端VGH的信號通過第九開關晶體管M9傳輸至第十二開關晶體管M12的柵極，第十二開關晶體管M12導通，第四輸入信號端CK輸入的信號通過第十二開關晶體管M12輸出到第二時鐘信號端CK_N，此時第二時鐘信號端CK_N生成第二時鐘信號的頻率與第四輸入信號端CK的輸入信號的頻率相同，因此第二時鐘信號為低電平；

由于RESET為低電平，第二十二開關晶體管M22截止；由于STV為高電平，第十九開關晶體管M19導通，CN的輸入信號通過第十九開關晶體管M19傳輸至第一節點PU，第一節點PU的電位為高電平，電容C1處于充電狀態，并且第十六開關晶體管M16和第十八開關晶體管M18導通；由于第一時鐘信號為高電平，電容C2處于充電狀態，第二十開關晶體管M20和第二十一開關晶體管M21截止；第二時鐘信號通過第二十一開關晶體管M21傳輸至信號輸出端OUT，信號輸出端OUT的電位為低電平。第一階段為該移位寄存器中的C1和C2的充電階段。

在第二階段t2，STV＝0，RESET＝0，CN＝1，CNB＝0，EN1＝1，EN2＝0，EN3＝0，EN4＝0，CK＝1，CKB＝0。

由于EN1為高電平，第一開關晶體管M1導通，此時高電平信號端VGH的信號通過第一開關晶體管M1傳輸至第五開關晶體管M5的柵極，第五開關晶體管M5導通，第一輸入信號端CKB輸入的信號通過第五開關晶體管M5輸出到第一時鐘信號端CKB_N，此時第一時鐘信號端CKB_N生成第一時鐘信號的頻率與第一輸入信號端CKB的輸入信號的頻率相同，因此第一時鐘信號為低電平；同理，由于EN1為高電平，第八開關晶體管M8導通，高電平信號端VGH的信號通過第八開關晶體管M8傳輸至第十二開關晶體管M12的柵極，第十二開關晶體管M12導通，第四輸入信號端CK輸入的信號通過第十二開關晶體管M12輸出到第二時鐘信號端CK_N，此時第二時鐘信號端CK_N生成第二時鐘信號的頻率與第四輸入信號端CK的輸入信號的頻率相同，因此第二時鐘信號為高電平；

由于RESET保持低電平，第二十二開關晶體管M22保持截止；由于STV變為低電平，第十九開關晶體管M19變為截止；根據電容C1的自舉作用，第一節點PU的電位被進一步拉高，第十六開關晶體管M16和第十八開關晶體管M18保持導通；低電平信號端VGL的信號通過第十六開關晶體管M16傳輸至第二節點PD，第二節點PD的電位為低電平，第二十開關晶體管M20和第二十一開關晶體管M21保持截止；第二時鐘信號通過第十八開關晶體管M18傳輸至信號輸出端OUT，信號輸出端OUT的電位變為高電平，這樣使柵線(Gate)完全打開充電，一般情況，Gate的打開時間為CK的高電平時間，由于本模式為低功耗模式，因此Gate的打開時間較高清顯示模式打開的時間較長。

在第三階段t3，STV＝0，RESET＝1，CN＝1，CNB＝0，EN1＝0，EN2＝1，EN3＝0，EN4＝0，CK＝0，CKB＝1。

與第一階段t1類似，由于EN2為高電平，第二開關晶體管M2導通，高電平信號端VGH的信號通過第二開關晶體管M2傳輸至第五開關晶體管M5的柵極，第五開關晶體管M5導通，第一輸入信號端CKB輸入的信號通過第五開關晶體管M5輸出到第一時鐘信號端CKB_N，此時第一時鐘信號端CKB_N生成第一時鐘信號的頻率與第一輸入信號端CKB的輸入信號的頻率相同，因此第一時鐘信號為高電平；同理，由于EN2為高電平，第九開關晶體管M9導通，高電平信號端VGH的信號通過第九開關晶體管M9傳輸至第十二開關晶體管M12的柵極，第十二開關晶體管M12導通，第四輸入信號端CK輸入的信號通過第十二開關晶體管M12輸出到第二時鐘信號端CK_N，此時第二時鐘信號端CK_N生成第二時鐘信號的頻率與第四輸入信號端CK的輸入信號的頻率相同，因此第二時鐘信號為低電平；

由于RESET變為高電平，第二十二開關晶體管M22變為導通，由于CNB為低電平，因此第一節點PU的電位變為低電平，電容C1處于放電狀態，并且第十六開關晶體管M16、第十七開關晶體管M17和第十八開關晶體管M18變為截止；由于STV保持低電平，第十九開關晶體管M19保持截止；由于第一時鐘信號為高電平，第十五開關晶體管M15變為導通，第二節點PD的電位變為高電平，第二節點PD控制第二十開關晶體管M20和第二十一開關晶體管M21變為導通，低電平信號端VGL的信號通過第二十開關晶體管M20傳輸至第一節點PU，進一步保證第一節點PU的電位為低電平，電平信號端VGL的信號通過第二十一開關晶體管M21傳輸至信號輸出端OUT，使信號輸出端OUT的電位變為低電平，從而及時關閉Gate開關。

在第四階段t4，STV＝0，RESET＝0，CN＝1，CNB＝0，EN1＝1，EN2＝0，EN3＝0，EN4＝0，CK＝1，CKB＝0。

與第二階段t2類似，由于EN1為高電平，第一開關晶體管M1導通，此時高電平信號端VGH的信號通過第一開關晶體管M1傳輸至第五開關晶體管M5的柵極，第五開關晶體管M5導通，第一輸入信號端CKB輸入的信號通過第五開關晶體管M5輸出到第一時鐘信號端CKB_N，此時第一時鐘信號端CKB_N生成第一時鐘信號的頻率與第一輸入信號端CKB的輸入信號的頻率相同，因此第一時鐘信號為低電平；同理，由于EN1為高電平，第八開關晶體管M8導通，高電平信號端VGH的信號通過第八開關晶體管M8傳輸至第十二開關晶體管M12的柵極，第十二開關晶體管M12導通，第四輸入信號端CK輸入的信號通過第十二開關晶體管M12輸出到第二時鐘信號端CK_N，此時第二時鐘信號端CK_N生成第二時鐘信號的頻率與第四輸入信號端CK的輸入信號的頻率相同，因此第二時鐘信號為高電平；

由于RESET變為低電平，第二十二開關晶體管M22變為截止；由于STV保持低電平，第十九開關晶體管M19保持截止，第二節點PD的電位保持高電平，第二節點PD控制第二十開關晶體管M20和第二十一開關晶體管M21保持導通，使第一節點PU的電位保持為低電平，電容C1處于放電狀態，使信號輸出端Output的電位保持低電平。

在第五階段t5，STV＝0，RESET＝1，CN＝1，CNB＝0，EN1＝0，EN2＝1，EN3＝0，EN4＝0，CK＝0，CKB＝1。

與第一階段t1類似，由于EN2為高電平，第二開關晶體管M2導通，高電平信號端VGH的信號通過第二開關晶體管M2傳輸至第五開關晶體管M5的柵極，第五開關晶體管M5導通，第一輸入信號端CKB輸入的信號通過第五開關晶體管M5輸出到第一時鐘信號端CKB_N，此時第一時鐘信號端CKB_N生成第一時鐘信號的頻率與第一輸入信號端CKB的輸入信號的頻率相同，因此第一時鐘信號為高電平；同理，由于EN2為高電平，第九開關晶體管M9導通，高電平信號端VGH的信號通過第九開關晶體管M9傳輸至第十二開關晶體管M12的柵極，第十二開關晶體管M12導通，第四輸入信號端CK輸入的信號通過第十二開關晶體管M12輸出到第二時鐘信號端CK_N，此時第二時鐘信號端CK_N生成第二時鐘信號的頻率與第四輸入信號端CK的輸入信號的頻率相同，因此第二時鐘信號為低電平；

由于RESET保持低電平，第二十二開關晶體管M22保持截止；由于STV保持低電平，第十九開關晶體管M19保持截止；第二節點PD的電位保持高電平，第二節點PD控制第二十開關晶體管M20和第二十一開關晶體管M21保持導通，使第一節點PU的電位保持為低電平，信號輸出端OUT的電位保持低電平；

之后，移位寄存器一直重復上述第四階段和第五階段的工作狀態，直至移位寄存器開始以高清顯示或接收到下一幀的輸入信號為止。

需要說明的是，由于EN3和EN4一致保持低電平，第三開關晶體管M3、第四開關晶體管M4、第六開關晶體管M6、第七開關晶體管M7、第十開關晶體管M10、第十一開關晶體管M11、第十三開關晶體管M13和第十四開關晶體管M14均為截止狀態，第二輸入信號端CK2和第三輸入信號端CK3均未對移位寄存器起到作用。

(二)、在移位寄存器以高清顯示時：

第二輸入信號端CK2和第三輸入信號端CK3輸入的信號為反相的時鐘信號，且，第二輸入信號端CK2的輸入信號晚于第四輸入信號端CK的輸入信號半個周期，第三輸入信號端CK3的輸入信號晚于第一輸入信號端CKB的輸入信號半個周期；第一電平信號端CN為高電平，第二電平信號端CNB為低電平，第三控制信號端EN3和第四控制信號端EN4為交替打開，第一控制信號端EN1和第二控制信號端EN2保持低電平，對應的輸入輸出時序圖如圖6和圖8所示的T2階段。該T2階段可以分為4個小階段，分別為第六階段t6、第七階段t7、第八階段t8和第九階段t9；其中t6、t7、t8和t9的周期為t1、t2、t3和t4的周期的一半；

在第六階段t6，CN＝1，CNB＝0，EN1＝0，EN2＝0，EN3＝1，EN4＝0，CK2＝1，CK3＝0。

由于EN3為高電平，第三開關晶體管M3和第六開關晶體管M6導通，低電平信號端VGL的信號通過第三開關晶體管M3傳輸至第五開關晶體管M5的柵極，第五開關晶體管M5保持截止狀態，第二輸入信號端CK2輸入的信號通過第六開關晶體管M6傳輸至第一時鐘信號端CKB_N，此時第一時鐘信號端CKB_N生成第一時鐘信號的頻率與第二輸入信號端CK2的輸入信號的頻率相同，因此第一時鐘信號為高電平；同理，由于EN3為高電平，第十開關晶體管M10和第十三開關晶體管M13導通，低電平信號端VGL的信號通過第十開關晶體管M10傳輸至第十二開關晶體管M12的柵極，第十二開關晶體管M12保持截止狀態，第三輸入信號端CK3輸入的信號通過第十三開關晶體管M13傳輸至第二時鐘信號端CK_N，此時第二時鐘信號端CK_N生成第二時鐘信號的頻率與第三輸入信號端CK3的輸入信號的頻率相同，因此第二時鐘信號為低電平；

在第七階段t7，CN＝1，CNB＝0，EN1＝0，EN2＝0，EN3＝1，EN4＝0，CK2＝0，CK3＝1。

由于EN3為高電平，第三開關晶體管M3和第六開關晶體管M6導通，低電平信號端VGL的信號通過第三開關晶體管M3傳輸至第五開關晶體管M5的柵極，第五開關晶體管M5保持截止狀態，第二輸入信號端CK2輸入的信號通過第六開關晶體管M6傳輸至第一時鐘信號端CKB_N，此時第一時鐘信號端CKB_N生成第一時鐘信號的頻率與第二輸入信號端CK2的輸入信號的頻率相同，因此第一時鐘信號為低電平；同理，由于EN3為高電平，第十開關晶體管M10和第十三開關晶體管M13導通，低電平信號端VGL的信號通過第十開關晶體管M10傳輸至第十二開關晶體管M12的柵極，第十二開關晶體管M12保持截止狀態，第三輸入信號端CK3輸入的信號通過第十三開關晶體管M13傳輸至第二時鐘信號端CK_N，此時第二時鐘信號端CK_N生成第二時鐘信號的頻率與第三輸入信號端CK3的輸入信號的頻率相同，因此第二時鐘信號為高電平；

在第八階段t8，CN＝1，CNB＝0，EN1＝0，EN2＝0，EN3＝0，EN4＝1，CK2＝0，CK3＝1。

由于EN4為高電平，第四開關晶體管M4和第七開關晶體管M7導通，低電平信號端VGL的信號通過第四開關晶體管M4傳輸至第五開關晶體管M5的柵極，第五開關晶體管M5保持截止狀態，第三輸入信號端CK3輸入的信號通過第七開關晶體管M7傳輸至第一時鐘信號端CKB_N，此時第一時鐘信號端CKB_N生成第一時鐘信號的頻率與第三輸入信號端CK3的輸入信號的頻率相同，因此第一時鐘信號為高電平；同理，由于EN4為高電平，第十一開關晶體管M11和第十四開關晶體管M14導通，低電平信號端VGL的信號通過第十一開關晶體管M11傳輸至第十二開關晶體管M12的柵極，第十二開關晶體管M12保持截止狀態，第二輸入信號端CK2輸入的信號通過第十四開關晶體管M14傳輸至第二時鐘信號端CK_N，此時第二時鐘信號端CK_N生成第二時鐘信號的頻率與第二輸入信號端CK2的輸入信號的頻率相同，因此第二時鐘信號為低電平；

在第九階段t9，CN＝1，CNB＝0，EN1＝0，EN2＝0，EN3＝0，EN4＝1，CK2＝1，CK3＝0。

由于EN4為高電平，第四開關晶體管M4和第七開關晶體管M7導通，低電平信號端VGL的信號通過第四開關晶體管M4傳輸至第五開關晶體管M5的柵極，第五開關晶體管M5保持截止狀態，第三輸入信號端CK3輸入的信號通過第七開關晶體管M7傳輸至第一時鐘信號端CKB_N，此時第一時鐘信號端CKB_N生成第一時鐘信號的頻率與第三輸入信號端CK3的輸入信號的頻率相同，因此第一時鐘信號為低電平；同理，由于EN4為高電平，第十一開關晶體管M11和第十四開關晶體管M14導通，低電平信號端VGL的信號通過第十一開關晶體管M11傳輸至第十二開關晶體管M12的柵極，第十二開關晶體管M12保持截止狀態，第二輸入信號端CK2輸入的信號通過第十四開關晶體管M14傳輸至第二時鐘信號端CK_N，此時第二時鐘信號端CK_N生成第二時鐘信號的頻率與第二輸入信號端CK2的輸入信號的頻率相同，因此第二時鐘信號為高電平；

之后，移位寄存器一直重復上述以上四個階段的工作狀態，直至移位寄存器開始以低分辨率顯示或接收到下一幀的輸入信號為止。

基于同一發明構思，本發明實施例還提供了一種柵線集成驅動電路，包括級聯的多個移位寄存器，除第一個移位寄存器和最后一個移位寄存器之外，其余每個移位寄存器均向與其相鄰的下一個移位寄存器的信號輸入端輸入觸發信號，并向與其相鄰的上一個移位寄存器的復位信號端輸入復位信號；第一個移位寄存器向第二個移位寄存器的信號輸入端輸入觸發信號；最后一個移位寄存器向自身以及上一個移位寄存器的復位信號端輸入復位信號。

具體地，上述柵線集成驅動電路中的每個移位寄存器的具體結構與本發明上述移位寄存器在功能和結構上均相同，重復之處不再贅述。

基于同一發明構思，本發明實施例還提供了一種顯示裝置，包括上述的柵線集成驅動電路，其具體實施可參見上述柵線集成驅動電路的描述，相同之處不再贅述。該顯示裝置可以為：手機、平板電腦、電視機、顯示器、筆記本電腦、數碼相框、導航儀等任何具有顯示功能的產品或部件。對于該顯示裝置的其它必不可少的組成部分均為本領域的普通技術人員應該理解具有的，在此不做贅述，也不應作為對本發明的限制。該顯示裝置的實施可以參見上述移位寄存器和柵線集成驅動電路的實施例，重復之處不再贅述。

本發明實施例提供的一種移位寄存器、柵線集成驅動電路及顯示裝置，該移位寄存器包括：輸入模塊，第一生成模塊，下拉驅動模塊，第二生成模塊，輸出模塊，下拉模塊和復位模塊；其中，輸入模塊的第一端與信號輸入端連接、第二端與第一電平信號端連接、第三端與第一節點連接；輸入模塊用于在信號輸入端的控制下，控制第一節點的電位；第一生成模塊的第一端與第一控制信號端連接、第二端與第二控制信號端連接、第三端與第三控制信號端連接、第四端與第四控制信號端連接、第五端與低電平信號端連接、第六端與高電平信號端連接、第七端與第一輸入信號端連接、第八端與第二輸入信號端連接、第九端與第三輸入信號端連接、第十端與第一時鐘信號端連接；第一生成模塊用于在第一控制信號端、第二控制信號端、第三控制信號端和第四控制信號端的控制下，生成第一時鐘信號；下拉驅動模塊的第一端與第一時鐘信號端連接、第二端與第一節點連接、第三端與低電平信號端連接、第四端與第二節點連接、第五端與信號輸出端連接；下拉驅動模塊用于在第一時鐘信號端、第一節點和信號輸出端的控制下，控制第二節點的電位；第二生成模塊的第一端與第一控制信號端連接、第二端與第二控制信號端連接、第三端與第三控制信號端連接、第四端與第四控制信號端連接、第五端與低電平信號端連接、第六端與高電平信號端連接、第七端與第二輸入信號端連接、第八端與第三輸入信號端連接、第九端與第四輸入信號端連接、第十端與第二時鐘信號端連接；第二生成模塊用于在第一控制信號端、第二控制信號端、第三控制信號端和第四控制信號端的控制下，生成第二時鐘信號；輸出模塊的第一端與第二時鐘信號端連接、第二端與第一節點連接、第三端與信號輸出端連接；輸出模塊用于在第一節點的控制下，將第二時鐘信號通過信號輸出端輸出；下拉模塊的第一端與低電平信號端連接、第二端與第一節點連接、第三端與第二節點連接、第四端與信號輸出端連接；下拉模塊用于在第二節點的控制下，控制第一節點和信號輸出端的電位；復位模塊的第一端與第一節點連接、第二端與第二電平信號端連接、第三端與復位信號端連接；復位模塊用于在復位信號端的控制下，控制第一節點的電位。由于這樣通過上述五個模塊的相互配合，使面板在正常顯示時，通過生成不同頻率的時鐘信號并對隨時不同的時鐘信號進行切換，使顯示屏隨時進行不同分辨率的切換，從而實現智能顯示功能，實現面板高清顯示和低功耗模式的隨意切換，滿足視覺需求，有效降低功耗。

顯然，本領域的技術人員可以對本發明進行各種改動和變型而不脫離本發明的精神和范圍。這樣，倘若本發明的這些修改和變型屬于本發明權利要求及其等同技術的范圍之內，則本發明也意圖包含這些改動和變型在內。