專利名稱：陷阱電荷俘獲型快閃存儲(chǔ)器陣列結(jié)構(gòu)及其操作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非揮發(fā)存儲(chǔ)器技術(shù)領(lǐng)域，特別涉及一種陷阱電荷俘獲型的快閃存儲(chǔ)器陣列結(jié)構(gòu)及其操作方法。
背景技術(shù)：
快閃(FLASH)存儲(chǔ)器具有存儲(chǔ)數(shù)據(jù)掉電后仍然不會(huì)丟失的特點(diǎn)，特別適用于移動(dòng)通訊和計(jì)算機(jī)存儲(chǔ)部件等領(lǐng)域。
傳統(tǒng)的NOR FLASH陣列是單管并行架構(gòu)，如圖1所示。擦除以塊為單位進(jìn)行。受工藝和操作條件等多種因素影響，擦除操作會(huì)導(dǎo)致一定比例的單元產(chǎn)生過擦除，過擦除單元的閾值電壓為負(fù)，即擦除過量。如圖1所示，在對(duì)A單元進(jìn)行讀取時(shí)，若B單元存在過擦除，其閾值電壓為負(fù)值，會(huì)產(chǎn)生漏電，使位線BLl上的電流為A、B兩個(gè)單元所共有，從而引起讀取錯(cuò)誤和冗余功耗。獨(dú)立式NOR FLASH—般是引入復(fù)雜的算法解決過擦除的問題，例如 在擦除之后，進(jìn)行擦除驗(yàn)證；如果存在過擦除的單元，則對(duì)整個(gè)塊再進(jìn)行軟編程操作，將閾值電壓用一個(gè)低電壓編程到零以上。如此反復(fù)的進(jìn)行驗(yàn)證與軟編程，直至過擦除單元的比例滿足要求。這樣復(fù)雜的算法，增加了外圍控制電路的復(fù)雜度。
對(duì)于eN0R(嵌入式NOR) FLASH，顯然上面的方法并不適合，會(huì)大大增加整個(gè)系統(tǒng)的復(fù)雜性。因此，對(duì)于eNOR FLASH—般采取雙管并行架構(gòu)解決過擦除問題。如圖2所示，通過在每個(gè)存儲(chǔ)單元的源端設(shè)置一個(gè)MOSFET (金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)控制該存儲(chǔ)單元是否被選擇。這樣即使擦除后，B單元產(chǎn)生了過擦除的現(xiàn)象，在對(duì)A單元進(jìn)行讀取時(shí)， 由于與B單元串聯(lián)的選擇管B’是關(guān)斷的，故不會(huì)漏電影響位線BLl的電流。這種方法可以簡(jiǎn)化外圍控制電路，但是由于采用雙管結(jié)構(gòu)，導(dǎo)致存儲(chǔ)密度大大降低。
因此，需要一種低功耗、高密度、外圍控制電路簡(jiǎn)單的NOR FLASH陣列的非揮發(fā)存儲(chǔ)器。發(fā)明內(nèi)容
本發(fā)明的目的旨在至少解決上述技術(shù)缺陷之一，特別是解決現(xiàn)有的NOR FLASH陣列的非揮發(fā)存儲(chǔ)器功耗高、存儲(chǔ)密度低、外圍控制電路復(fù)雜的問題。
為達(dá)到上述目的，本發(fā)明一方面提出一種陷阱電荷俘獲型快閃存儲(chǔ)器陣列結(jié)構(gòu)， 包括襯底以及形成在所述襯底上的二維存儲(chǔ)器陣列結(jié)構(gòu)。其中，所述二維存儲(chǔ)器陣列結(jié)構(gòu)包括沿第一方向的多個(gè)并行排列的存儲(chǔ)單元列，每個(gè)所述存儲(chǔ)單元列包括多個(gè)存儲(chǔ)單元， 每個(gè)所述存儲(chǔ)單元為硅-氧化層-氮化硅-氧化層-硅型SONOS存儲(chǔ)器，它包含位于所述襯底上的溝道區(qū)，位于所述溝道區(qū)之上的由隧穿氧化層、氮化硅層、阻擋氧化層及多晶硅柵極層依次排列形成的柵結(jié)構(gòu)，以及位于所述柵結(jié)構(gòu)第一邊緣處所述襯底中的源端和位于所述柵結(jié)構(gòu)第二邊緣處所述襯底中的漏端，相鄰所述存儲(chǔ)單元之間相互隔離；沿第二向的多條并行排列的字線，和所述存儲(chǔ)單元的柵極層相連接；沿第二方向的一條源線，將所有所述存儲(chǔ)單元的源端連接；沿第一方向的多條并行排列的位線，分別與每個(gè)所述存儲(chǔ)單元列相匹配，并與所述字線、源線交叉排列，和所述存儲(chǔ)單元的漏端相連接。
在本發(fā)明實(shí)施例中，所述陷阱電荷俘獲型快閃存儲(chǔ)器陣列結(jié)構(gòu)的存儲(chǔ)單元列中的相鄰兩個(gè)所述存儲(chǔ)單元反向串聯(lián)，以使相鄰兩個(gè)所述存儲(chǔ)單元的源端連接在所述源線上， 或者相鄰兩個(gè)所述存儲(chǔ)單元的漏端連接在同一條位線上，以提高空間利用率。
在本發(fā)明實(shí)施例中，所述陷阱電荷俘獲型快閃存儲(chǔ)器陣列結(jié)構(gòu)的襯底可以為ρ型半導(dǎo)體襯底，所述存儲(chǔ)單元的結(jié)構(gòu)包括形成在所述P型半導(dǎo)體襯底上的P阱和形成在所述 P阱上的所述溝道區(qū)，所述溝道區(qū)為非均勻摻雜，水平方向摻雜情況為Ρ+/Π-/Ρ+，或者P+/ P-/P+，或者P+/耗盡區(qū)/P+。具有該結(jié)構(gòu)的單個(gè)存儲(chǔ)單元可以存儲(chǔ)兩位信息，分別存儲(chǔ)于存儲(chǔ)單元的源端和漏端附近的存儲(chǔ)媒介中，其中一位作為存儲(chǔ)位，另一位作為選擇位。即每個(gè)存儲(chǔ)單元從功能上可以等效為一個(gè)存儲(chǔ)管加一個(gè)選擇管，該存儲(chǔ)管和選擇管是由一個(gè)柵控制的，即二者是在一個(gè)管(S0N0S存儲(chǔ)器)中實(shí)現(xiàn)的，故由這種SONOS存儲(chǔ)器構(gòu)成的NOR FLASH陣列稱為單管并行架構(gòu)。該架構(gòu)既可以提高存儲(chǔ)密度，又可以避免過擦除帶來的問題，簡(jiǎn)化外圍控制電路。
本發(fā)明另一方面還提出了陷阱電荷俘獲型快閃存儲(chǔ)器陣列的操作方法，其特征在于，包括讀取、編程以及擦除操作。
在本發(fā)明實(shí)施例中，所述讀取操作包括所述存儲(chǔ)器的襯底接地；對(duì)連接到選中存儲(chǔ)單元的選中位線施加正的第一讀取電壓，所述第一讀取電壓優(yōu)選為OV至2V)，對(duì)其余未選中位線施加正的第三讀取電壓，所述第三讀取電壓優(yōu)選為2V至8V ；對(duì)連接到選中存儲(chǔ)單元的選中字線施加正的第二讀取電壓，第二讀取電壓優(yōu)選為2V至6V)，其余未選中字線接地；對(duì)所述源線施加所述第三讀取電壓)。
在對(duì)NOR FLASH陣列中某個(gè)存儲(chǔ)單元進(jìn)行讀取時(shí)，對(duì)其鄰近的存儲(chǔ)單元可能產(chǎn)生串?dāng)_，從而導(dǎo)致錯(cuò)誤的讀取結(jié)果。為解決這種串?dāng)_問題，在本發(fā)明一個(gè)優(yōu)選的實(shí)施例中采取調(diào)節(jié)漏端電壓的讀取方法，即保持所述第三讀取電壓不變，適當(dāng)?shù)靥岣咚龅谝蛔x取電壓。由于源漏的電壓差減小，選中位線的存儲(chǔ)單元源端的DIBL(Drain induction barrier lower漏極感應(yīng)勢(shì)壘降低)效應(yīng)降低，使整個(gè)選中列內(nèi)的存儲(chǔ)單元的閾值電壓升高，漏電流明顯減小，從而減小對(duì)選中單元讀取電流的影響，降低錯(cuò)誤率，同時(shí)降低了電路的讀取功^^ ο
在本發(fā)明實(shí)施例中，采用BBHH(band-to-band hot hole injection帶帶隧穿熱空穴注入)方式編程。所述編程操作包括所述存儲(chǔ)器的襯底接地；對(duì)連接到選中存儲(chǔ)單元的選中位線施加正偏電壓，其余未選中位線接地；對(duì)連接到選中存儲(chǔ)單元的選中字線施加負(fù)偏電壓，其余未選中字線接地；所述源線浮空或接地。其中，所述正偏電壓優(yōu)選為2V至 6V，所述負(fù)偏電壓優(yōu)選為-4V至-15V。這種情況下，被選中的存儲(chǔ)器單元的漏端附近的氮化硅層中的電荷陷阱俘獲中心將俘獲被注入空穴，從而改變選中存儲(chǔ)單元的閾值電壓，注入的空穴在氮化硅層中分布的區(qū)域和電子相比較窄，可以一定程度上避免左右兩比特間的串?dāng)_，有利于器件尺寸的減小。
在本發(fā)明實(shí)施例中，采用FN(R)Wler-Nordheim隧穿注入)方式擦除。所述擦除操作包括所述存儲(chǔ)器的襯底接地；對(duì)所有所述字線施加正的第一擦除電壓；所有的所述位線以及所述源線浮空或接地。其中，所述第一擦除電壓優(yōu)選為5V至20V。這種情況下，被選中的存儲(chǔ)器單元漏端附近的氮化硅層中的電荷陷阱俘獲中心將俘獲被注入電子，中和掉編程操作時(shí)注入的部分空穴。
在本發(fā)明另一個(gè)實(shí)施例中，所述擦除操作還可以采取如下方法對(duì)所有所述字線施加正的第二擦除電壓；對(duì)所述存儲(chǔ)器的襯底以及所有所述位線施加與所述第二擦除電壓相等的負(fù)的第三擦除電壓；所述源線浮空。采用這種方法，可以減小正擦除電壓的大小，簡(jiǎn)化外圍電路，提高操作的可靠性。
本發(fā)明提供一種陷阱電荷俘獲型快閃存儲(chǔ)器陣列結(jié)構(gòu)及其操作方法，通過SONOS 雙位存儲(chǔ)器單元構(gòu)建NOR FLASH陣列，實(shí)現(xiàn)單管并行架構(gòu)。該快閃存儲(chǔ)器陣列結(jié)構(gòu)運(yùn)用于獨(dú)立式NOR FLASH，可以簡(jiǎn)化外圍電路，提高擦除速度；運(yùn)用于嵌入式NOR FLASH，可以避免過擦除引起的漏電及讀取錯(cuò)誤問題，在降低電路功耗的同時(shí)大大提高存儲(chǔ)密度。
本發(fā)明附加的方面和優(yōu)點(diǎn)將在下面的描述中部分給出，部分將從下面的描述中變得明顯，或通過本發(fā)明的實(shí)踐了解到。


本發(fā)明上述的和/或附加的方面和優(yōu)點(diǎn)從下面結(jié)合附圖對(duì)實(shí)施例的描述中將變得明顯和容易理解，其中
圖1為現(xiàn)有技術(shù)中的NOR FLASH陣列的單管并行架構(gòu)示意圖2為現(xiàn)有技術(shù)中的eNOR FLASH陣列的雙管并行架構(gòu)示意圖3為本發(fā)明實(shí)施例的電荷俘獲型SONOS存儲(chǔ)器的剖面示意圖4為圖3所示的SONOS存儲(chǔ)器的邏輯等效圖5為本發(fā)明實(shí)施例的以SONOS存儲(chǔ)器為存儲(chǔ)單元構(gòu)成的NOR FLASH陣列的等效結(jié)構(gòu)圖6為本發(fā)明實(shí)施例的SONOS存儲(chǔ)器在讀取操作中各偏置電壓示意圖7為本發(fā)明實(shí)施例的SONOS存儲(chǔ)器在在讀取操作中沿溝道的能帶分布圖8為在源漏電壓較低的情況下，存儲(chǔ)單元柵壓Ve與漏端電流Ids的關(guān)系曲線圖9為在合適的源端電壓的情況下，存儲(chǔ)單元柵壓Ve與漏端電流Ids的關(guān)系曲線圖10為在保持源端電壓不變，適當(dāng)?shù)奶岣呗┒穗妷旱那闆r下，存儲(chǔ)單元柵壓Ve與漏端電流Ids的關(guān)系曲線圖11為本發(fā)明實(shí)施例的SONOS存儲(chǔ)器在編程操作中各偏置電壓示意圖12為本發(fā)明實(shí)施例的SONOS存儲(chǔ)器在擦除操作中各偏置電壓示意圖。
具體實(shí)施方式
下面詳細(xì)描述本發(fā)明的實(shí)施例，所述實(shí)施例的示例在附圖中示出，其中自始至終相同或類似的標(biāo)號(hào)表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實(shí)施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對(duì)本發(fā)明的限制。
在本發(fā)明的描述中，需要理解的是，術(shù)語“中心”、“縱向”、“橫向”、“上”、“下”、“前”、 “后”、“左”、“右”、“豎直”、“水平”、“頂”、“底” “內(nèi)”、“外”等指示的方位或位置關(guān)系為基于附圖所示的方位或位置關(guān)系，僅是為了便于描述本發(fā)明和簡(jiǎn)化描述，而不是指示或暗示所指的裝置或元件必須具有特定的方位、以特定的方位構(gòu)造和操作，因此不能理解為對(duì)本發(fā)明的限制。
需要說明的是，此外，術(shù)語“第一”、“第二”僅用于描述目的，而不能理解為指示或暗示相對(duì)重要性或者隱含指明所指示的技術(shù)特征的數(shù)量。由此，限定有“第一”、“第二”的特征可以明示或者隱含地包括一個(gè)或者更多個(gè)該特征。進(jìn)一步地，在本發(fā)明的描述中，除非另有說明，“多個(gè)”的含義是兩個(gè)或兩個(gè)以上。
本發(fā)明提出一種陷阱電荷俘獲型快閃存儲(chǔ)器陣列結(jié)構(gòu)及其操作方法。下面結(jié)合

本發(fā)明的具體實(shí)施方式
。
圖3所示的為本發(fā)明實(shí)施例的電荷俘獲型SONOS存儲(chǔ)器300的剖面示意圖。SONOS 存儲(chǔ)器300位于襯底100上，在本實(shí)施例中，襯底100為ρ型半導(dǎo)體襯底。多位存儲(chǔ)器300 包括位于P型半導(dǎo)體襯底100上的ρ阱200 ；位于ρ阱200上的溝道區(qū)308，溝道區(qū)308為非均勻摻雜，水平方向摻雜情況為P+/n_/p+ (如圖3所示)，或者p+/p-/p+，或者ρ+/耗盡區(qū) /P+ ；在溝道區(qū)308以上依次為由隧穿二氧化硅層304、用于電荷俘獲的氮化硅層303、二氧化硅層302組成的復(fù)合介質(zhì)層，以及在復(fù)合介質(zhì)層上是起控制作用的多晶硅控制柵301，與復(fù)合介質(zhì)層共同構(gòu)成柵結(jié)構(gòu)；在P阱上面不均勻溝道308左邊位于柵結(jié)構(gòu)第一邊緣處襯底中的源端306 ；在ρ阱上面不均勻溝道308右邊位于柵結(jié)構(gòu)第二邊緣處襯底中的漏端305。
圖4所示為SONOS存儲(chǔ)器300的邏輯等效圖。如圖4所示，SONOS存儲(chǔ)器300從功能上可以等效為兩個(gè)晶體管402和403，晶體管402和403之間串聯(lián)一個(gè)等效電阻R。參考圖3，具有該結(jié)構(gòu)的存儲(chǔ)器可以存儲(chǔ)兩位信息bitl和bit2，分別存儲(chǔ)于存儲(chǔ)單元的源端306 和漏端305附近的存儲(chǔ)媒介(氮化硅層30 中，其中bitl作為存儲(chǔ)位，bit2作為選擇位。 即兩個(gè)晶體管402和403中的一個(gè)為存儲(chǔ)管，另一個(gè)為選擇管，二者共用柵極401 (對(duì)應(yīng)圖 3中的柵301)，即相當(dāng)于在一個(gè)晶體管300中實(shí)現(xiàn)雙管功能，晶體管300的源端404(對(duì)應(yīng)圖3中的源端306)和漏端405 (對(duì)應(yīng)圖3中的漏端305)如圖4所示。
由上述SONOS存儲(chǔ)器構(gòu)成的NOR FLASH陣列可以稱為單管并行架構(gòu)。圖5所示為以SONOS存儲(chǔ)器300為存儲(chǔ)單元構(gòu)成的NOR FLASH陣列的等效結(jié)構(gòu)圖。如圖5所示，該存儲(chǔ)器陣列結(jié)構(gòu)包括多個(gè)存儲(chǔ)單元分別沿行方向(第二方向)和列方向(第一方向)二維排列， 相鄰存儲(chǔ)單元之間相互隔離，例如可以采用同方向重復(fù)排列的淺槽隔離結(jié)構(gòu)(STI)進(jìn)行隔離。所述存儲(chǔ)單元即為圖4所示的SONOS存儲(chǔ)器300。其中，同一行的每個(gè)存儲(chǔ)單元300的柵極401通過字線WL連接，故陣列中包括多條沿第二方向并行排列的字線WL(如圖5所示的WL1、WL2)；陣列中每個(gè)存儲(chǔ)單元300的源端404通過一條源線SL連接(如圖5所示的 SL)，即陣列中的各個(gè)存儲(chǔ)單元300是共源的；同一列的每個(gè)存儲(chǔ)單元300的漏端405通過位線BL連接，故陣列中包括多條沿第一方向并行排列的位線BL(如圖5所示的BL1、BL2、 BL3)。位線BL與字線WL、源線SL交叉排列，并且存儲(chǔ)單元列中的相鄰兩個(gè)存儲(chǔ)單元300反向串聯(lián)，從而使相鄰兩個(gè)存儲(chǔ)單元300的源端404連接在源線SL上，或者漏端405連接在同一條位線BL上，以有利于提高空間利用率。
下面說明根據(jù)本發(fā)明實(shí)施例的陷阱電荷俘獲型快閃存儲(chǔ)器陣列結(jié)構(gòu)的操作方法。 具體包括三種操作讀取、編程和擦除。
(1)讀取操作
假設(shè)選中圖5中的存儲(chǔ)單元A A’進(jìn)行讀取。其操作為對(duì)存儲(chǔ)單元A A’所在位線BLl施加正的第一讀取電壓Ved，Ved電壓范圍可以為OV至2V，對(duì)BL2等未選中的位線施加正的第三讀取電壓Vks，Vks電壓范圍可以為2V至8V;對(duì)存儲(chǔ)單元A A’所在字線WLl施加正的第二讀取電壓，Veg電壓范圍可以為2V至6V, WL2等未選中的字線接地；對(duì)源線SL 施加第三讀取電壓Vks ；使ρ阱200接地。該電壓施加情況反映到含有A A’存儲(chǔ)位的SONOS 存儲(chǔ)器300上，如圖6所示，器件的源端306施加電壓Vs = Vks，器件的漏端305施加電壓 Vd = Vkd，器件的柵301施加電壓Ve = VKe。其中，bitl (源端附近的存儲(chǔ)媒介)對(duì)應(yīng)存儲(chǔ)單元A A’的選擇位A’，bit2(漏端附近的存儲(chǔ)媒介)對(duì)應(yīng)存儲(chǔ)單元A A’的存儲(chǔ)位A，bitl和 bit2共用一個(gè)柵301。讀取原理為在施加的電壓偏置條件下，對(duì)于所選中器件300，其源端306由于施加了較大的電壓，故源端306的信息被屏蔽掉，此時(shí)讀取的結(jié)果即為漏端305 存儲(chǔ)的信息。
圖7為施加電壓偏置后沿溝道的能帶分布，圖中清楚的反映出讀取電壓將源端屏蔽之后，根據(jù)漏端是否有空穴存在，從而獲知漏端的狀態(tài)。
圖8所示為存儲(chǔ)單元柵壓Ve與漏端電流Ids的關(guān)系曲線圖。圖中三條曲線分別為在源漏電壓較低的情況下，處于編程態(tài)的存儲(chǔ)位IpMg-。ell、處于擦除態(tài)的存儲(chǔ)位ICTase-。ell以及選擇位Isel的單元柵壓Ve與漏端電流Ids的關(guān)系。其中，Vtw為處于編程態(tài)的存儲(chǔ)位的閾值電壓，Vte為處于擦除態(tài)的存儲(chǔ)位的閾值電壓，Vts為選擇位的閾值電壓。由于選擇位永遠(yuǎn)不會(huì)進(jìn)行編程操作，故選擇位一直處于擦除態(tài)，每次對(duì)存儲(chǔ)位進(jìn)行擦除操作時(shí)會(huì)對(duì)該選擇位產(chǎn)生少量影響，致使處于擦除態(tài)的選擇位閾值電壓高于處于擦除態(tài)的存儲(chǔ)位。從圖中還可得知，對(duì)存儲(chǔ)位編程后，存儲(chǔ)位的閾值電壓由正電壓Vte變?yōu)樨?fù)電壓vtw。
如圖6所示，在合適的Vks電壓下，由于源端306會(huì)產(chǎn)生DIBL效應(yīng)，使器件的各閾值電壓較之在源漏電壓較低的情況下均(如圖8所示)有所降低。如圖9所示，處于擦除態(tài)的選擇位和存儲(chǔ)位的閾值電壓Vts、Vte均有所下降。虛線為Vks較小時(shí)，處于編程態(tài)的存儲(chǔ)位、處于擦除態(tài)的存儲(chǔ)位以及選擇位的Ids-Ve電流曲線(與圖8所示三種狀態(tài)對(duì)應(yīng))，實(shí)線為施加合適的源端讀取電壓Vks后，處于編程態(tài)的存儲(chǔ)位Iprag_。ell和處于擦除態(tài)的存儲(chǔ)位 Ierase-cell的Ids_Vg電流曲線。在實(shí)施例中，取Vrs = Vdd (Vdd代表電源電壓，Vrd = 0。在柵極電壓Vrg的作用下，存儲(chǔ)位A若處于編程態(tài)，會(huì)產(chǎn)生Iprag大小的電流；存儲(chǔ)位A若處于擦除態(tài)， 會(huì)產(chǎn)生Ierase大小的電流。電流Ierase和Iprag經(jīng)過位線BLl送入SA(Sensitive amplifier, 靈敏放大器)，由SA電路完成對(duì)存儲(chǔ)位的讀取。
在陣列中對(duì)某個(gè)存儲(chǔ)單元(如圖5中的單元AA’)進(jìn)行讀取時(shí)，會(huì)對(duì)其周圍相鄰存儲(chǔ)單元產(chǎn)生串?dāng)_，如圖5所示的B B’、C C’單元。其中B’、C’分別為存儲(chǔ)位B、C對(duì)應(yīng)的選擇位。對(duì)AA’進(jìn)行讀取時(shí)，由于源線SLl施加Vks電壓，同時(shí)位線BLl施加Ved電壓，未被選擇的B B’、C C’單元也會(huì)受這些電壓的影響。由于對(duì)C C’單元的影響很小，可以忽略，這里只分析對(duì)B B’單元的影響。未選中的位線WL2接地，對(duì)于B B’單元，相當(dāng)于Ve = 0，會(huì)產(chǎn)生如圖9所示Ileak大小的漏電流。該漏電流經(jīng)過位線BLl進(jìn)入SA，因此當(dāng)Ileak不是足夠小時(shí)，可能影響AA’單元的讀取，產(chǎn)生錯(cuò)誤的讀取結(jié)果。
為了解決這種串?dāng)_問題，本發(fā)明一個(gè)優(yōu)選的實(shí)施例提出針對(duì)該陣列結(jié)構(gòu)的漏端電壓調(diào)節(jié)的讀取方法。如圖10所示，在保持源端電壓Vks不變的情況下，適當(dāng)?shù)奶岣呗┒穗妷篤ed,例如在本實(shí)施例中，取Vks = Vdd，F(xiàn)m= ^^，由于源漏的電壓差減小，DIBL效應(yīng)降低，器件閾值電壓升高。同時(shí)漏端電壓Vkd提高，也使電流曲線向右平移。從圖10中可以看出，漏電流Ileak明顯減小，這樣減小了對(duì)AA’單元讀取的影響，降低錯(cuò)誤率，同時(shí)降低了電路讀取功耗。
(2)編程操作
本發(fā)明實(shí)施例采用BBHH(band-to-band hot hole injection帶帶隧穿熱空穴注入)方式編程。編程操作為對(duì)選中存儲(chǔ)單元的位線BL施加正偏電壓VTO，Vw優(yōu)選為2V 至6V，其余未選中的位線接地；對(duì)選中存儲(chǔ)單元的字線WL施加負(fù)偏電壓Vwe，Vwe優(yōu)選為-4V 至-15V，其余未選中字線接地；源端SL浮空或者接地；使ρ阱接地。該電壓施加情況反映到該選中存儲(chǔ)單元的存儲(chǔ)器器件300上，如圖11所示，器件的源端306浮空或者接地，器件的漏端305施加電壓Vd = Vw,器件的柵301施加電壓Ve = Vwe。在這種情況下，被選中的存儲(chǔ)器單元的漏端附近的氮化硅層中的電荷陷阱俘獲中心將俘獲被注入空穴，從而改變選中存儲(chǔ)單元的閾值電壓，注入的空穴在氮化硅層中分布的區(qū)域和電子相比較窄，可以一定程度上避免左右兩比特間的串?dāng)_，有利于器件尺寸的減小。
編程原理為當(dāng)漏極端加正電壓，柵極連接較高負(fù)電壓且襯底接地時(shí)，在柵極和漏極的交迭區(qū)建立一個(gè)高的縱向電場(chǎng)，而漏結(jié)和襯底的pn結(jié)則偏置在高的反向橫向電場(chǎng)下。 在縱向電場(chǎng)和橫向電場(chǎng)的共同作用下，漏結(jié)邊的能帶向上彎曲，發(fā)生深耗盡。當(dāng)能帶彎曲大于硅的禁帶寬度時(shí)，價(jià)帶中電子能夠穿越勢(shì)壘隧穿到導(dǎo)帶中形成電子-空穴對(duì)，即發(fā)生了帶帶隧穿效應(yīng)。帶帶隧穿產(chǎn)生的電子將被漏極收集而空穴在p-n結(jié)橫向電場(chǎng)的加速下大部分會(huì)越過結(jié)區(qū)被襯底收集，其中少部分能量較高的空穴在柵極電場(chǎng)的吸引下會(huì)越過Si/ Si02勢(shì)壘注入到氮化硅層中，即發(fā)生了帶帶隧穿熱空穴注入。空穴被注入到漏極區(qū)上方的氮化硅層中，由于空穴的注入沿溝道的能帶會(huì)發(fā)生變化，與空穴注入?yún)^(qū)域?qū)?yīng)的部分能帶向下彎曲，從而實(shí)現(xiàn)了信息的存儲(chǔ)。
(3)擦除操作
本發(fā)明實(shí)施例擦除操作是基于溝道F-N隧穿注入效應(yīng)。擦除操作為對(duì)所有的字線WL施加正的第一擦除電壓Vpp，Vpp優(yōu)選5V至20V ；所有的源線SL和位線BL浮空或接地； 使P阱接地。該電壓施加情況反映到該選中存儲(chǔ)單元的存儲(chǔ)器器件300上，如圖12所示， 器件的源端306和漏端305浮空或者接地，器件的柵301施加電壓Ve = Vpp。這種情況下， 被選中的存儲(chǔ)器單元漏端附近的氮化硅層中的電荷陷阱俘獲中心將俘獲被注入電子，中和掉編程操作時(shí)注入的部分空穴。
如圖12所示，在施加的電壓偏置條件下，在氮化硅層303和溝道之間建立一個(gè)強(qiáng)電場(chǎng)，溝道中的電子將通過F-N隧道穿通效應(yīng)隧穿到氮化硅層303中，與其中的空穴中和， 從而進(jìn)行多位存儲(chǔ)器單元401的擦除操作。由于溝道F-N隧穿效應(yīng)為沿整個(gè)溝道的均勻隧穿，而實(shí)際中則只需要使編程操作時(shí)注入的空穴區(qū)域注入電子即可，然而，由于多位存儲(chǔ)器單元401的溝道為不均勻溝道，故在F-N隧穿過程中沿溝道橫向的電子隧穿幾率也存在差異，在溝道P型區(qū)所對(duì)應(yīng)區(qū)域，縱向電場(chǎng)較大，電子隧穿幾率較大，在溝道N型區(qū)所對(duì)應(yīng)區(qū)域的縱向電場(chǎng)較小，電子隧穿幾率較小，以此實(shí)現(xiàn)了溝道F-N隧穿效應(yīng)的不均勻隧穿。
可選地，本發(fā)明實(shí)施例提供另一種擦除方式對(duì)所有的字線WL施加正的第二擦除電壓Vpp' , Vpp'小于Vpp;對(duì)所有的位線BL和P阱施加大小相等的負(fù)電壓-Vpp'；源線SL 浮空。采用這種方法，可以減小柵壓Vpp的大小，簡(jiǎn)化外圍電路，提高擦除操作的可靠性。
本發(fā)明提供一種陷阱電荷俘獲型快閃存儲(chǔ)器陣列結(jié)構(gòu)及其操作方法，通過SONOS雙位存儲(chǔ)器單元構(gòu)建NOR FLASH陣列，實(shí)現(xiàn)單管并行架構(gòu)。該快閃存儲(chǔ)器陣列結(jié)構(gòu)運(yùn)用于獨(dú)立式NOR FLASH，可以簡(jiǎn)化外圍電路，提高擦除速度；用于嵌入式NOR FLASH，可以避免過擦除引起的漏電及讀取錯(cuò)誤問題，同時(shí)大大提高存儲(chǔ)密度。并且，針對(duì)該快閃存儲(chǔ)器陣列結(jié)構(gòu)提供的漏端電壓調(diào)節(jié)的讀取方法，可以明顯減小漏電流，降低讀取錯(cuò)誤率，同時(shí)降低讀取功耗。另外，針對(duì)該快閃存儲(chǔ)器陣列結(jié)構(gòu)提供的反向電壓擦除方法，可以減小柵壓，簡(jiǎn)化外圍電路，提高擦除操作的可靠性。
在本說明書的描述中，參考術(shù)語“一個(gè)實(shí)施例”、“一些實(shí)施例”、“示例”、“具體示例”、或“一些示例”等的描述意指結(jié)合該實(shí)施例或示例描述的具體特征、結(jié)構(gòu)、材料或者特點(diǎn)包含于本發(fā)明的至少一個(gè)實(shí)施例或示例中。在本說明書中，對(duì)上述術(shù)語的示意性表述不一定指的是相同的實(shí)施例或示例。而且，描述的具體特征、結(jié)構(gòu)、材料或者特點(diǎn)可以在任何的一個(gè)或多個(gè)實(shí)施例或示例中以合適的方式結(jié)合。
盡管已經(jīng)示出和描述了本發(fā)明的實(shí)施例，對(duì)于本領(lǐng)域的普通技術(shù)人員而言，可以理解在不脫離本發(fā)明的原理和精神的情況下可以對(duì)這些實(shí)施例進(jìn)行多種變化、修改、替換和變型，本發(fā)明的范圍由所附權(quán)利要求及其等同限定。
權(quán)利要求
1.一種陷阱電荷俘獲型快閃存儲(chǔ)器陣列結(jié)構(gòu)，包括襯底以及形成在所述襯底上的二維存儲(chǔ)器陣列結(jié)構(gòu)，其中，所述二維存儲(chǔ)器陣列結(jié)構(gòu)包括沿第一方向的多個(gè)并行排列的存儲(chǔ)單元列，每個(gè)所述存儲(chǔ)單元列包括多個(gè)存儲(chǔ)單元， 每個(gè)所述存儲(chǔ)單元為硅-氧化層-氮化硅-氧化層-硅型存儲(chǔ)器，它包含位于所述襯底上的溝道區(qū)，位于所述溝道區(qū)之上的由隧穿氧化層、氮化硅層、阻擋氧化層及多晶硅柵極層依次排列形成的柵結(jié)構(gòu)，以及位于所述柵結(jié)構(gòu)第一邊緣處所述襯底中的源端和位于所述柵結(jié)構(gòu)第二邊緣處所述襯底中的漏端，相鄰所述存儲(chǔ)單元之間相互隔離；沿第二方向的多條并行排列的字線，和所述存儲(chǔ)單元的柵極層相連接；沿所述第二方向的一條源線，將所有所述存儲(chǔ)單元的源端連接；沿所述第一方向的多條并行排列的位線，分別與每個(gè)所述存儲(chǔ)單元列相匹配，并與所述字線、源線交叉排列，和所述存儲(chǔ)單元的漏端相連接。
2.如權(quán)利要求1所述的陷阱電荷俘獲型快閃存儲(chǔ)器陣列結(jié)構(gòu)，其特征在于，每個(gè)所述存儲(chǔ)單元包含兩位信息，其中一位為存儲(chǔ)位，另一位為選擇位。
3.如權(quán)利要求1所述的陷阱電荷俘獲型快閃存儲(chǔ)器陣列結(jié)構(gòu)，其特征在于，所述存儲(chǔ)單元列中的相鄰兩個(gè)所述存儲(chǔ)單元反向串聯(lián)，以使相鄰兩個(gè)所述存儲(chǔ)單元的源端連接在所述源線上，或者相鄰兩個(gè)所述存儲(chǔ)單元的漏端連接在同一條位線上。
4.如權(quán)利要求1所述的陷阱電荷俘獲型快閃存儲(chǔ)器陣列結(jié)構(gòu)，其特征在于，所述襯底為P型半導(dǎo)體襯底，所述存儲(chǔ)單元的結(jié)構(gòu)包括形成在所述P型半導(dǎo)體襯底上的P阱和形成在所述P阱上的所述溝道區(qū)，所述溝道區(qū)為非均勻摻雜，水平方向摻雜情況為Ρ+/Π-/Ρ+，或者p+/p-/p+，或者P+/耗盡區(qū)/P+。
5.一種如權(quán)利要求1-4中任一項(xiàng)所述的陷阱電荷俘獲型快閃存儲(chǔ)器陣列的操作方法， 其特征在于，包括讀取、編程以及擦除操作。
6.如權(quán)利要求5所述的陷阱電荷俘獲型快閃存儲(chǔ)器陣列的操作方法，其特征在于，所述讀取操作包括所述存儲(chǔ)器的襯底接地；對(duì)連接到選中存儲(chǔ)單元的選中位線施加正的第一讀取電壓，對(duì)其余未選中位線施加正的第三讀取電壓；對(duì)連接到選中存儲(chǔ)單元的選中字線施加正的第二讀取電壓，其余未選中字線接地；對(duì)所述源線施加所述第三讀取電壓。
7.如權(quán)利要求6所述的陷阱電荷俘獲型快閃存儲(chǔ)器陣列的操作方法，其特征在于，所述第一讀取電壓為OV至2V。
8.如權(quán)利要求6所述的陷阱電荷俘獲型快閃存儲(chǔ)器陣列的操作方法，其特征在于，所述第二讀取電壓為2V至6V。
9.如權(quán)利要求6所述的陷阱電荷俘獲型快閃存儲(chǔ)器陣列的操作方法，其特征在于，所述第二讀取電壓為2V至8V。
10.如權(quán)利要求6所述的陷阱電荷俘獲型快閃存儲(chǔ)器陣列的操作方法，其特征在于，保持所述第三讀取電壓不變，提高所述第一讀取電壓，以減小對(duì)選中存儲(chǔ)單元的讀取干擾。
11.如權(quán)利要求5所述的陷阱電荷俘獲型快閃存儲(chǔ)器陣列的操作方法，其特征在于，所述編程操作包括所述存儲(chǔ)器的襯底接地；對(duì)連接到選中存儲(chǔ)單元的選中位線施加正偏電壓，其余未選中位線接地；對(duì)連接到選中存儲(chǔ)單元的選中字線施加負(fù)偏電壓，其余未選中字線接地；所述源線浮空或接地。
12.如權(quán)利要求11所述的陷阱電荷俘獲型快閃存儲(chǔ)器陣列的操作方法，其特征在于， 所述正偏電壓為2V至6V。
13.如權(quán)利要求11所述的陷阱電荷俘獲型快閃存儲(chǔ)器陣列的操作方法，其特征在于， 所述負(fù)偏電壓為-4V至-15V。
14.如權(quán)利要求5所述的陷阱電荷俘獲型快閃存儲(chǔ)器陣列的操作方法，其特征在于，所述擦除操作包括所述存儲(chǔ)器的襯底接地；對(duì)所有所述字線施加正的第一擦除電壓；所有的所述位線以及所述源線浮空或接地。
15.如權(quán)利要求14所述的陷阱電荷俘獲型快閃存儲(chǔ)器陣列的操作方法，其特征在于， 所述第一擦除電壓為5V至20V。
16.如權(quán)利要求5所述的陷阱電荷俘獲型快閃存儲(chǔ)器陣列的操作方法，其特征在于，所述擦除操作包括對(duì)所有所述字線施加正的第二擦除電壓；對(duì)所述存儲(chǔ)器的襯底以及所有所述位線施加與所述第二擦除電壓相等的負(fù)的第三擦除電壓；所述源線浮空。
全文摘要
本發(fā)明提供一種陷阱電荷俘獲型快閃存儲(chǔ)器陣列結(jié)構(gòu)，包括襯底以及形成在襯底上的二維存儲(chǔ)器陣列結(jié)構(gòu)。其中，二維存儲(chǔ)器陣列結(jié)構(gòu)包括沿第一方向的多個(gè)并行排列的存儲(chǔ)單元列，每個(gè)存儲(chǔ)單元列包括多個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元為硅-氧化層-氮化硅-氧化層-硅型SONOS存儲(chǔ)器，相鄰存儲(chǔ)單元之間相互隔離；沿第二方向的多條并行排列的字線，和存儲(chǔ)單元的柵極層相連接；沿第二方向的一條源線，將所有存儲(chǔ)單元的源端相連接；沿第一方向的多條并行排列的位線，和存儲(chǔ)單元的漏端相連接。該陣列結(jié)構(gòu)運(yùn)用于獨(dú)立式NOR FLASH，可以簡(jiǎn)化外圍電路，提高擦除速度；運(yùn)用于嵌入式NOR FLASH，可以避免過擦除引起的漏電和讀取錯(cuò)誤問題，降低電路功耗，同時(shí)提高存儲(chǔ)密度。
文檔編號(hào)H01L27/115GK102509727SQ20111039804
公開日2012年6月20日 申請(qǐng)日期2011年12月2日 優(yōu)先權(quán)日2011年12月2日
發(fā)明者劉利芳, 潘立陽 申請(qǐng)人:清華大學(xué)