專利名稱：半導體結構及其制造方法
技術領域：
本發明涉及一種半導體結構及其制造方法，特別是指一種提高崩潰防護電壓的半導體結構及其制造方法。
背景技術：
請參考圖3,顯示現有技術防護環(guard ring)結構在逆向偏壓下的等電位線模擬圖。防護環結構一般耦接至接地電位或浮接，其目的在保護防護環結構所圍繞的受保護元件(未示出)。詳言之，當受保護元件操作時，在受保護元件外圍，若沒有防護環結構，當受保護元件外圍井區受逆向偏壓時，空乏區中的等電位線會在受保護元件外圍，形成密集的尖端，電場會超過受保護元件的物理結構所能承受。因此，其崩潰防護電壓相對較低。如圖3所示，現有技術防護環結構包含埋槽23與摻雜區25，用以緩和受保護元件外圍的等電位線，使得電場下降，受保護元件可承受的電壓增加，因而提高其崩潰防護電壓。然而，隨著元件應用與面積微縮的需要，崩潰防護電壓越來越難以維持。有鑒于此，本發明即針對上述現有技術的不足，提出一種半導體結構及其制造方法，在不增加元件面積與過多制程步驟的情況下，提高受保護元件的崩潰防護電壓，以增加保護元件的應用范圍，并可整合于低壓元件的制程。

發明內容
本發明目的在于克服現有技術的不足與缺陷，提出一種半導體結構及其制造方法。為達上述目的，本發明提供了一種半導體結構，形成于一第一導電型基板中，該第一導電型基板具有一上表面，該半導體結構包含:受保護元件，形成于該第一導電型基板中；至少一第一環狀埋槽，形成于該上表面下方，由上視圖視之，該第一環狀埋槽圍繞該受保護元件，且該第一環狀埋槽自該上表面向下，具有第一深度；以及至少一環狀摻雜區，形成于該上表面下方，由上視圖視之，該環狀摻雜區圍繞該第一環狀埋槽，且該環狀摻雜區的導電型為第二導電型，且該環狀摻雜區自該上表面向下，具有第二深度；其中，該第二深度不小于該第一深度。為達上述目的，就另一觀點，本發明也提供了一種半導體結構制造方法，包含:提供一第一導電型基板，其具有一上表面；形成一受保護元件于該第一導電型基板中；形成至少一第一環狀埋槽于該基板上表面下方，由上視圖視之，該第一環狀埋槽圍繞該受保護元件，且該第一環狀埋槽自該上表面向下，具有第一深度；以及形成至少一環狀摻雜區于該上表面下方，由上視圖視之，該摻雜區圍繞該第一環狀埋槽，且該環狀摻雜區的導電型為第二導電型，且該環狀摻雜區自該上表面向下，具有第二深度；其中，該第二深度不小于該第一深度。在一種較佳的實施例中，該受保護元件宜包含一高壓元件。
在上述實施例中，該半導體結構宜更包含一第二導電型基板，位于該第一導電型基板下方，其中該高壓元件為一絕緣柵雙極性晶體管(insulate gate bipolartransistor, IGBT)，該第二導電型基板用以作為該IGBT的集極。在另一種較佳的實施例中，該環狀摻雜區宜包括:至少一第二環狀埋槽，形成于該上表面下方，由上視圖視之，該第二環狀埋槽圍繞該第一環狀埋槽；以及至少一包覆摻雜區，對應于該第二環狀埋槽，形成于該第二環狀埋槽外圍該第一導電型基板中，于該上表面下方，包覆該第二環狀埋槽。在上述實施例中，該第二環狀埋槽與該第一環狀埋槽宜利用相同制程步驟形成，且該包覆摻雜區由離子植入技術以不同角度植入加速離子形成。下面通過具體實施例詳加說明，當更容易了解本發明的目的、技術內容、特點及其所達成的功效。


圖1A-1F顯示本發明的第一個實施例；圖2A-2C顯示本發明的第二個實施例；圖3、4、以及5，顯示三種不同深度dl與深度d2比例的半導體結構(防護環結構)在逆向偏壓下的等電位線模擬圖；圖6顯示本發明半導體結構中受保護元件更具體的實施例。圖中符號說明10，11 基板13，23 埋槽15，25，352 摻雜區17受保護元件19IGBT191 本體193 射極195 柵極197 集極111上表面131 溝槽132氧化層351 光阻dl，d2 深度
具體實施例方式本發明中的圖式均屬示意，主要意在表示制程步驟以及各層之間的上下次序關系，至于形狀、厚度與寬度則并未依照比例繪制。請參閱圖1A-1F,顯示本發明的第一個實施例。其中，圖1A-1E顯示本實施例的制造流程剖視示意圖；圖1F顯示本實施例半導體結構的上視圖。如圖1A所示，首先提供基板11，其例如但不限于為在P型硅基板(未示出)上，所形成的N型磊晶層。接著，在基板11上表面111下方，形成至少一環狀溝槽131，如圖1B剖視圖所示。環狀溝槽131例如但不限于利用在同一基板中，形成淺溝槽絕緣(shallow trench isolation, STI)結構中的部分相同制程步驟所形成。接著于基板11上表面111，形成氧化層132，如圖1C所示，如此，將會在環狀溝槽131內部側壁與底部，形成絕緣層。其中，由基板11上表面111起算，環狀溝槽131的深度，為如圖所示的深度dl。接下來在由氧化層132所覆蓋的環狀溝槽131內部，例如但不限于填入P型或N型的多晶硅材料，而形成如圖1D所示的環狀埋槽13。接著，例如由微影技術形成光阻為屏蔽，以定義待植入雜質的區域(未示出)，并以離子植入技術，將P型雜質，以加速離子的形式，植入定義的區域內，形成至少一環狀摻雜區15，環狀摻雜區15位于基板11上表面111下方，如剖視1E所示。其中，由基板11上表面111起算，環狀摻雜區15的深度，為如圖所示的深度d2。須注意的是，深度d2不小于前述深度dl。圖1F顯示本實施例半導體結構的上視圖。其中，多個環狀埋槽13圍繞受保護元件17，且多個環狀摻雜區15圍繞環狀埋槽13。其中，受保護元件17例如但不限于為高壓元件，且此高壓元件例如但不限于為絕緣柵雙極性晶體管(insulate gate bipolartransistor，IGBT)。需說明的是，圖1A-1E所示的剖視圖，例如為圖1F中，剖線AA’所切出的剖視圖。深度d2不小于深度dl為本發明重點，由剖視1E視之，較佳的實施方式為深度d2大于深度dl。此種安排方式的優點為在元件規格上，可提高被保護元件17的崩潰防護電壓。圖2A-2C顯示本發明的第二個實施例。如圖2A所示，首先提供基板11，其例如但不限于為在P型硅基板(未示出)上，所形成的N型磊晶層。接著，在基板11上表面下方，形成至少一環狀溝槽131，環狀溝槽131例如但不限于利用在同一基板中，形成STI結構中的部分相同制程步驟所形成。接著于基板11上表面，形成氧化層132，這會在環狀溝槽131內部側壁與底部，形成絕緣層。其中，由基板11上表面起算，環狀溝槽131的深度，為如圖所示的深度dl。接著，由微影技術形成光阻351為屏蔽，以定義待植入雜質的區域，并以離子植入技術，將P型雜質，以加速離子的形式，植入定義的區域內，形成至少一包覆摻雜區352，包覆摻雜區352位于基板11上表面下方，如剖視2B所示。其中，包覆摻雜區352的深度，由基板11上表面起算，為如圖2B所示的深度d2。須注意的是，深度d2不小于前述深度dl。接下來移除光阻351之后，在由氧化層132所覆蓋的環狀溝槽131內部，例如但不限于填入P型或N型的多晶硅材料，而形成如圖2C所示的環狀埋槽13與環狀埋槽35。與第一個實施例不同的是，本實施例的包覆摻雜區352與第一個實施例的摻雜區15不同，一是本實施例的包覆摻雜區352在所定義區域內的環狀溝槽131外圍，摻雜P型雜質包覆選取的環狀溝槽131，這種作法的優點在于，降低離子植入技術中，加速離子要貫穿較深基板深度的困難；而另一不同之處在，本實施例在以離子植入技術形成包覆摻雜區352時，需要以不同角度植入加速P型雜質離子，如圖中虛線箭頭所示意，以達到所需要的雜質分布。第一個實施例與第二個實施例，相較于現有技術，其等電壓輪廓線密度較小，代表在相同操作情形下，也就是元件導通或不導通時，本發明實施例的電場較小，因此可以承受更高的電壓，換言之，崩潰防護電壓較大。請參閱圖3、4、以及5，顯示三種不同深度dl與深度d2比例的半導體結構(防護環結構)在逆向偏壓下的等電位線模擬圖。根據圖3、4、以及5所示，明顯看出當深度dl大于(如圖3所示的現有技術)、等于(如圖4所示的本發明實施例)、與小于(如圖5所示的本發明實施例)深度d2時，半導體結構(防護環結構)在逆向偏壓下的等電位線模擬圖。根據模擬的結果，圖3、圖4、與圖5所顯示的半導體結構所能承受的逆向偏壓，分別為408V、496V、與507V。由此觀之，利用本發明可以明顯增加元件的崩潰防護電壓。換言之，請同時參閱圖3、4、以及5，可以看出本發明的實施例，相較于現有技術，其等電壓輪廓線密度較小，代表在相同操作情形下，P型基板10電連接至負電壓，而N型基板11電連接至正電壓，以形成逆向偏壓時，本發明實施例的電場較小，因此可以承受更高的電壓，崩潰防護電壓較大。圖6顯示本發明半導體結構中，受保護元件更具體的實施例，如圖所示，受保護元件例如但不限于包含一種高壓元件，N信道IGBT 19，包含P型本體191、射極193、柵極195、與集極197。其中，N型基板10電連接IGBT 19的集極197，于IGBT 19逆向偏壓操作時，也就是集極197電連接至負電壓，P型基板11電連接至正電壓時，利用本發明的半導體結構，可以提高崩潰防護電壓。以上已針對較佳實施例來說明本發明，只是以上所述，僅為使本領域技術人員易于了解本發明的內容，并非用來限定本發明的權利范圍。在本發明的相同精神下，本領域技術人員可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其它制程步驟或結構，如深井區等；又如，微影技術并不限于光罩技術，亦可包含電子束微影技術；再如，第二實施例所示的環狀埋槽13與環狀埋槽35中的環狀溝槽131利用相同制程形成，為其中一種實施例，亦可以利用不同制程形成，只要可形成深度d2不小于深度dl的結果即可；又再如，與第一個實施例的說明相似，其它實施例，亦可以應用于其它N型包覆摻雜區352或15，當應用于N型包覆摻雜區352或15時，只要將相關的P型與N型雜質互換即可。本發明的保護范圍應涵蓋上述及其它所有等效變化。
權利要求
1.一種半導體結構，形成于一第一導電型基板中，該第一導電型基板具有一上表面，其特征在于，該半導體結構包含: 受保護兀件，形成于該第一導電型基板中； 至少一第一環狀埋槽，形成于該上表面下方，由上視圖視之，該第一環狀埋槽圍繞該受保護元件，且該第一環狀埋槽自該上表面向下，具有第一深度；以及 至少一環狀摻雜區，形成于該上表面下方，由上視圖視之，該環狀摻雜區圍繞該第一環狀埋槽，且該環狀摻雜區的導電型為第二導電型，且該環狀摻雜區自該上表面向下，具有第二深度； 其中，該第二深度不小于該第一深度。
2.如權利要求1所述的半導體結構，其中，該受保護元件包含一高壓元件。
3.如權利要求2所述的半導體結構，其中，還包含一第二導電型基板，位于該第一導電型基板下方，其中該高壓元件為一絕緣柵雙極性晶體管，該第二導電型基板電連接該絕緣柵雙極性晶體管的集極。
4.如權利 要求1所述的半導體結構，其中，該環狀摻雜區包括: 至少一第二環狀埋槽，形成于該上表面下方，由上視圖視之，該第二環狀埋槽圍繞該第一環狀埋槽；以及 至少一包覆摻雜區，對應于該第二環狀埋槽，形成于該第二環狀埋槽外圍該第一導電型基板中，于該上表面下方，包覆該第二環狀埋槽。
5.如權利要求4所述的半導體結構，其中，該第二環狀埋槽與該第一環狀埋槽利用相同制程步驟形成，且該包覆摻雜區由離子植入技術以不同角度植入加速離子形成。
6.一種半導體結構制造方法，其特征在于，包含: 提供一第一導電型基板，其具有一上表面； 形成一受保護兀件于該第一導電型基板中； 形成至少一第一環狀埋槽于該基板上表面下方，由上視圖視之，該第一環狀埋槽圍繞該受保護元件，且該第一環狀埋槽自該上表面向下，具有第一深度；以及 形成至少一環狀摻雜區于該上表面下方，由上視圖視之，該摻雜區圍繞該第一環狀埋槽，且該環狀摻雜區的導電型為第二導電型，且該環狀摻雜區自該上表面向下，具有第二深度； 其中，該第二深度不小于該第一深度。
7.如權利要求6所述的半導體結構制造方法，其中，該受保護元件包含一高壓元件。
8.如權利要求7所述的半導體結構制造方法，其中，還包含形成一第二導電型基板于該第一導電型基板下方，其中該高壓元件為一絕緣柵雙極性晶體管，該第二導電型基板電連接該絕緣柵雙極性晶體的集極。
9.如權利要求6所述的半導體結構制造方法，其中，該形成至少一環狀摻雜區的步驟包括: 形成至少一第二環狀埋槽于該上表面下方，由上視圖視之，該第二環狀埋槽圍繞該第一環狀埋槽；以及 形成至少一包覆摻雜區，對應于該第二環狀埋槽于該第二環狀埋槽外圍該第一導電型基板中，于該上表面下方，包覆該第二環狀埋槽。
10.如權利要求9所述的半導體結構制造方法，其中，該第二環狀埋槽與該第一環狀埋槽利用相同制程步驟形成，且該包覆摻雜區由離子植入技術以不同角度植入加速離子形成 。
全文摘要
本發明提出一種半導體結構及其制造方法，半導體結構形成于第一導電型基板中，其具有基板上表面。半導體結構包含受保護元件，形成于基板中；至少一環狀埋槽，形成于基板上表面下方，由上視圖視之，埋槽圍繞受保護元件，且埋槽具有第一深度；以及至少一環狀摻雜區，形成于基板上表面下方，由上視圖視之，摻雜區圍繞埋槽，且摻雜區具有第二導電型及第二深度；其中，第二深度不小于第一深度。
文檔編號H01L21/331GK103199101SQ20121000403
公開日2013年7月10日 申請日期2012年1月6日 優先權日2012年1月6日
發明者黃宗義, 邱建維, 黃建豪 申請人:立锜科技股份有限公司