專利名稱：半導體器件及其制造方法
技術領域：
本發明涉及集成電路制造，更具體地說，涉及具有應變結構的半導體器件。
背景技術：
當諸如金屬氧化物半導體場效應晶體管(MOSFET)的半導體器件通過各種技術節點按比例縮小時，將高k柵極介電層和金屬柵電極層結合在MOSFET的柵疊層中，從而隨部件尺寸的降低而改進器件性能。另外，可以使用應用選擇性生長的硅鍺(SiGe)的MOSFET的源極和漏極(S/D)凹進腔中的應變結構來提高載流子遷移率。然而，在互補金屬氧化物半導體(CMOS)制造中應用這些部件和工藝存在挑戰。當器件之間的柵極長度和間隔減小時，加重了這些問題。例如，因為應變材料不能將給定量的應變傳遞至半導體器件的溝道區域中，所以很難實現提高半導體器件的載流子遷移率，從而增大了器件不穩定和/或器件故障的可能性。

發明內容
一方面，本發明提供了一種用于制造半導體器件的方法，包括提供具有表面的襯底；在所述襯底中形成隔離部件；在所述襯底的所述表面上方形成柵疊層；在所述襯底中形成凹進腔，其中，將所述凹進腔水平地設置在所述柵疊層和所述隔離部件之間；在所述凹進腔中形成外延(epi)材料，其中，所述外延材料具有位于所述凹進腔上方的角部；以及實施蝕刻工藝以再分布至少一部分所述角部使其位于所述凹進腔中。根據本發明所述的方法，進一步包括在蝕刻步驟之前，在所述外延材料上方形成保護層。其中，所述保護層是通過外延生長工藝形成的Si。并且其中，在形成所述保護層之后，原位實施蝕刻步驟。根據本發明所述的方法，其中，使用含氯氣體和載氣實施蝕刻步驟。所述含氯氣體是(12和/或HC1。所述載氣是H2和/或N2。所述含氯氣體的流速處于約50sccm至約300sccm的范圍內，以及所述載氣的流速處于約3slm至約4slm(每分鐘標準立升)的范圍內。根據本發明所述的方法，其中，所述外延材料是SiGe。根據本發明所述的方法，進一步包括在蝕刻步驟之后，在所述外延材料上方形成接觸部件。根據本發明所述的方法，其中，所述外延材料在蝕刻步驟之前包含(111)晶面而在蝕刻步驟之后包含(311)晶面。根據本發明所述的方法，其中，所述角部具有尖端高度，所述尖端高度處于約Inm和約IOnm之間的范圍內。根據本發明所述的方法，其中，在蝕刻步驟之前，在所述襯底表面的法線和所述外延材料平面的法線之間具有第一角度， 而在蝕刻步驟以后，在所述襯底表面的法線和所述外延材料平面的法線之間具有第二角度，其中，所述第二角度小于所述第一角度。
另一方面，本發明提供了一種制造半導體器件的方法，包括在襯底中形成隔離部件；在所述襯底上方形成柵疊層；在所述襯底中形成源極/漏極(S/D)凹進腔，其中，將所述S/D凹進腔設置在所述柵疊層和所述隔離部件之間；在所述S/D凹進腔中形成外延(epi)材料，其中，所述外延材料具有上表面，所述上表面具有第一晶面；以及使用含氯氣體對所述S/D凹進腔中的所述外延材料實施再分布工藝，其中，在再分布之后，將所述第一晶面轉變成第二晶面。根據本發明所述的方法,其中，所述含氯氣體是流速處于約50sccm至約300sccm范圍內的Cl2和/或HC1。根據本發明所述的方法，其中，使用所述含氯氣體和載氣實施所述再分布工藝。根據本發明所述的方法，其中，所述第一晶面包含(111)晶面以及所述第二晶面包含(311)晶面。根據本發明所述的方法，其中，使用蝕刻氣體而不提供電源或生成等離子體來實施所述再分布工藝。根據本發明所述的方法，其中，在形成所述外延材料之后，原位實施所述再分布工藝。

又一方面，本發明提供了一種制造半導體器件的方法，包括提供具有表面的襯底；在所述襯底中形成隔離部件；在所述襯底的所述表面上方形成柵疊層；在所述襯底中形成凹進腔，其中，將所述凹進腔水平地設置在所述柵疊層和所述隔離部件之間；在所述凹進腔中形成具有第一晶面的外延Gpi)材料，其中，所述外延材料具有位于所述凹進腔上方的角部；在所述外延(epi)材料上方形成保護層；實施蝕刻工藝，以去除所述保護層并再分布所述外延Gpi)材料以去除至少一部分所述角部使其位于所述凹進腔中，其中，所述再分布的外延(epi)材料具有第二晶面，所述第二晶面與所述第一晶面不同；以及在所述再分布的外延(epi)材料上方形成接觸部件。


當結合附圖進行閱讀時，根據下面詳細的描述可以更好地理解本發明。應該強調的是，根據工業中的標準實踐，各種部件沒有按比例繪制并且僅僅用于說明的目的。實際上，為了清楚起見討論，各種部件的尺寸可以被任意增大或縮小。圖1為示出了根據本發明的各個方面用于制造包括應變結構的半導體器件的方法的流程圖；以及圖2至圖8示出了根據本發明的各個方面在各個制造階段的半導體器件的應變結構的示意性橫截面圖。
具體實施例方式可以理解為了實施本發明的不同部件，以下公開內容提供了許多不同的實施例或實例。在下面描述元件和布置的特定實例以簡化本發明。當然這些僅僅是實例并不打算限定。例如，以下描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一部件和第二部件以直接接觸形成的實施例，并且也可以包括其中可以在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。再者，本發明可以在各個實例中重復參照數字和/或字母。這種重復是為了簡明和清楚的目的，而且其本身沒有規定所討論的各個實施例和/或結構之間的關系。圖1為示出了根據本發明的各個方面用于制造半導體器件200的方法100的流程圖。圖2至圖8示出了根據圖1的方法100的實施例在各個制造階段的半導體器件200的示意性橫截面圖。半導體器件200可以包括在微處理器、存儲器單元、和/或其他集成電路(IC)中。應該注意，圖1的方法沒有生產完整的半導體器件200。可以采用互補金屬氧化物半導體(CMOS)技術加工來制造完整的半導體器件200。因此，應該理解，可以在圖1的方法100之前、之中、以及之后提供其他工藝，以及其他一些工藝在這里僅進行簡述。此外，為了更好地理解本發明，簡化了圖1至圖8。例如，盡管附圖示出了半導體器件200，但是應該理解，IC可以包括許多其他器件，該其他器件包括電阻器、電容器、電感器、熔絲等。參考圖1和圖2，方法100從步驟102開始，在步驟102中，提供了包括表面202s的襯底202。在一個實施例中，襯底202包括晶體硅襯底(例如，晶圓)。在本實施例中，襯底202是指具有由(100)晶面形成的表面202s的(100)襯底。在可選實施例中，襯底202可以包括絕緣體上娃(SOI)結構。襯底202可以進一步包括有源區204。有源區204可以根據設計要求包括各種摻雜結構。在一些實施例中，有源區204可以用p型摻雜劑或n型摻雜劑摻雜。例如，有源區204可以摻雜有p型摻雜劑，使用諸如硼或BF2的化學品來實施摻雜；n型摻雜劑，使用諸如磷或砷的化學品來實施摻雜；和/或其組合。有源區204可以用作配置用于N型金屬氧化物半導體晶體管器件(稱作NM0S)的區域和配置用于P型金屬氧化物半導體晶體管器件(稱作PM0S)的區域。在一些實施例中，在襯底202中形成隔離結構206a和206b，從而隔離各個有源區204。例如，采用隔離技術如硅的局部氧化(LOCOS)或淺溝槽隔離(STI)來形成隔離結構206a和206b，從而限定并電隔離各個有源區204。在本實施例中，隔離結構206a和206b包括STI。隔離結構206a和206b可以包括氧化硅、氮化硅、氮氧化硅、氟摻雜的硅酸鹽玻璃(FSG)、低k介電材料、其他適當材料、和/或其組合。可以通過任何適當工藝形成隔離結構206a和206b，以及在本實施例中形成STI。作為一個實例，STI的形成可以包括通過光刻工藝圖案化半導體襯底202、在襯底202中蝕刻溝槽(例如，通過采用干蝕刻、濕蝕刻、和/或等離子體蝕刻工藝)、以及用介電材料填充溝槽(例如，通過采用化學汽相沉積工藝)。在一些實施例中，經填充的溝槽可以具有多層結構如填充有氮化硅或氧化硅的熱氧化物襯層。還參考圖2，在至少一個實施例中，在襯底202的表面202s上方形成柵疊層210a、210b、以及210c。在一些實施例中，通過在襯底202上依次沉積并圖案化柵極介電層212、柵電極層214、以及硬掩模層216形成柵疊層210a、210b、以及210c。在一個實例中，柵極介電層212是薄膜，該薄膜包含氧化硅、氮化硅、氮氧化硅、高k電介質、其他適當介電材料、或者其組合。高k電介質包括金屬氧化物。用于高k電介質的金屬氧化物的實例包括L1、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物，以及其混合物。在本實施例中，柵極介電層212是厚度處于約10埃至約30埃范圍內的高k介電層。可以采用適當工藝如原子層沉積(ALD)、化學汽相沉積(CVD)、物理汽相沉 積(PVD)、熱氧化、UV-臭氧氧化、或者其組合形成柵極介電層212。柵極介電層212可以進一步包括界面層(未不出)，從而降低柵極介電層212和襯底202之間的損傷。界面層可以包括氧化硅。然后，在柵極介電層212上形成柵電極層214。在一些實施例中，柵電極層214可以包括單層或多層結構。在本實施例中，柵電極層214可以包含多晶硅。此外，柵電極層214可以為具有相同或不同摻雜種類的摻雜多晶硅。在一個實施例中，柵電極層214具有在約30nm至約60nm范圍內的厚度。可以采用工藝如低壓化學汽相沉積(LPCVD)、等離子體增強化學汽相沉積(PECVD)、其他適當工藝、或者其組合形成柵電極層214。 接下來，在柵電極層214上方形成硬掩模層216，并且在硬掩模層216上形成經圖案化的感光層(未示出)。將感光層的圖案轉印到硬掩模層216，然后轉印到柵電極層214和柵極介電層212，從而在襯底202的表面202s上方形成柵疊層210a、210b、以及210c。在一些實施例中，硬掩模層216包含氧化娃。可選地，硬掩模層216可以包含氮化娃、氮氧化硅、和/或其他適當的介電材料，并且可以采用方法如CVD或PVD形成硬掩模層216。硬掩模層216具有在從約100埃至約800埃范圍內的厚度。然后，通過干剝離工藝和/或濕剝離工藝來剝離感光層。參考圖1和圖3，方法100繼續到步驟104，在步驟104中，在柵疊層210a、210b、以及210c的相對側壁的上面形成柵極間隔件218。在本實施例中，柵極間隔件218毗鄰柵疊層210a、210b、以及210c的側壁。在一些實施例中，柵極間隔件218可以包括單層或多層結構。在本實施例中，通過沉積工藝包括CVD、PVD、ALD、或者其他適當技術在柵疊層210a、210b、以及210c上方形成均厚間隔件材料層(未示出)。在一些實施例中，間隔件材料包括氧化硅、氮化硅、氮氧化硅、其他適當材料、或者其組合。在一些實施例中，間隔件材料具有處于約5nm至約15nm范圍內的厚度。然后,對間隔件材料實施各向異性蝕刻，以形成柵極間隔件218。參考圖1和圖4，方法100繼續到步驟106，在步驟106中，使襯底202凹進以在襯底202中形成凹進腔220、230、240、以及250。在一些實施例中，凹進腔220、230、240、以及250為源極和漏極(S/D)凹進腔。在圖4的結構中，分別在柵疊層210a/隔離結構206a之間以及在柵疊層210c/隔離結構206b之間形成凹進腔220和250。分別在柵疊層210a/210b之間以及在210b/210c之間形成凹進腔230和240。在本實施例中，使用各向同性干蝕刻工藝開始用于形成凹進腔220、230、240、以及250的工藝，然后實施各向異性濕蝕刻工藝或各向異性干蝕刻工藝。在一些實施例中，使用柵極間隔件218和隔離結構206a和206b作為硬掩模實施各向同性干蝕刻工藝，從而使未被柵極間隔件218或隔離結構206a和206b保護的襯底202的表面202s凹進，以在襯底202中形成初始凹進腔(未示出)。在實施例中，可以在約ImTorr至約IOOOmTorr的壓力、約50W至約1000W的功率、約20V至約500V的偏壓、約40°C至約60°C的溫度條件下，使用HBr和/或Cl2作為蝕刻氣體來實施各向同性干蝕刻工藝。此外，在所提供的實施例中，可以調諧各向同性干蝕刻工藝中所用的偏壓，以允許更好地控制蝕刻方向，從而實現S/D凹進區域的期望輪廓。在一些實施例中，然后，提供濕蝕刻工藝以擴大初始凹進腔，從而形成凹進腔220、230、240、以及250。在一些實施例中，使用包含水合四甲基銨(TMAH)等的化學品來實施濕蝕刻工藝。作為這種蝕刻工藝的結果，可以在每個凹進腔220、230、240、以及250中形成多個面。應該注意，具有或沒有蝕刻停止件的周圍環境能夠影響所得的S/D凹進腔220、230、240、以及250部件。在濕蝕刻工藝期間，隔離結構206a可以用作蝕刻停止件，其用于限定在柵疊層210a和隔離結構206a之間的凹進腔220。在一些實施例中，柵疊層210a和隔離結構206a之間的凹進腔220具有相應的側壁表面，該相應的側壁表面通過底面220c、上側壁面220a、下側壁面220b和220d、以及隔離結構206a的側壁的上部來限定。因此，這樣形成的面220a和面220b彼此相交，并且共同限定凹進腔220中的楔形物220w，從而使得楔形凹進腔220在間隔件218右下方區域中朝向溝道區域延伸到襯底202中。在一些實施例中，位于相鄰柵疊層210a和210b之間且沒有蝕刻停止件的凹進腔230具有相應的側壁表面，每一個相應的側壁表面均通過底面230c、上側壁面230a和230e、以及下側壁面230b和230d來限定。因此，這樣形成的面230d和面230e彼此相交并且共同限定凹進腔230中的楔形物230w，從而使得楔形凹進腔230在間隔件218的右下方區域中朝向溝道區域延伸到襯底202中。在所示出的實例中，底面220c、230c由與襯底202的表面202s的晶面平行的
(100)晶面形成。在所示出的實例中，上側壁面220a、230a、以及230e和下側壁面220b、220d、230b、以及230d由(111)晶面形成，并且上側壁面220a和230a與底面220c和230c形成角0:。此外，下側壁面220b和230b與底面220c和230c形成比角0丨更小的角0 2。在圖4的結構中，角0 i的取值范圍為約90度至約150度，而角02的取值范圍為約40度至約60度。在本實施例中，在面220a、230a、220b、以及230b由襯底202的(111)晶面形成的情況下，角Q1和角e2分別取146度和56度的值。然而，應該注意，圖4的結構不限于其中面220a、230a、220b、以及230b由(111)晶面形成的情況。此外，在按照從襯底202的表面202s測量的深度D1處形成底面220c，而向下至深度D2處形成上側壁面220a。在圖4的結構中，深度D1在約20nm至約70nm的范圍內，而深度D2在約5nm至約60nm的范圍內。通過優化深度D2和在彼此相對的楔形物220w、230w之間的距離，可能有效限制應變材料222(在圖5中示出)對溝道區域的單軸壓縮應力，從而增強器件性能。至此，工藝步驟已經提供了具有鄰近柵疊層210a、210b、以及210c的凹進腔220、230、240、以及250的襯底202。參考圖1和圖5，方法100繼續到步驟108，在步驟108中，采用工藝包括選擇性外延生長(SEG)、交替沉積和蝕刻(⑶E)、化學汽相沉積(CVD)技術(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延(MBE)、其他適當外延工藝，或者其組合在襯底202的凹進腔220、230、240、以及250中生長應變材料222。在一些實施例中，應變材料222具有與襯底202不同的晶格常數，從而對半導體器件200的溝道區域誘導應變或應力，并因而能夠提高器件的載流子遷移率，從而增強器件性能。在本實施例中，使用包括氫氟酸(HF)或其他適當溶液的化學品實施預清洗工藝，以清洗凹進腔220、230、240、以及250。然后，可以提供氣體和/或液體前體以與襯底202的組分相互作用，從而形成應變材料222如硅鍺(SiGe)，用于填充凹進腔220、230、240、以及250。在一個實施例中，在約600°C至750°C的溫度下、以及在約IOTorr至約80Torr的壓力下，使用反應氣體包括SiH2Cl2、HCUGeH4, B2H6, H2、或者其組合實施用于形成包括SiGe的應變材料222的工藝。在一些實施例中，SiH2Cl2的質量流率與HCl的質量流率的比率在約0.45至0.55的范圍內。在一個實施例中，因此，從襯底202中的凹進腔230的面230a、230b、230c、230d、以及230e向中心生長應變材料222。在另一實施例中，因此，從襯底202中的凹進腔220的面220a、220b、220c、以及220d向中心生長應變材料222。在一些實施例中，應變材料222在不鄰近隔離結構206a的凹進腔230中的生長主要是沿著面230c，并因此具有由(100)晶面形成的上表面222a。在本實施例中，因為由具有非晶結構的電介質形成的隔離結構206a不能提供生長外延材料的成核位置，所以應變材料222在鄰近隔離結構206a的凹進腔220中的生長受到隔離結構206a的限制。在一些實施例中，應變材料222在凹進腔220中的生長趨于具有上表面222b，該上表面222b由具有穩定表面能量的(111)晶面形成。凹進腔220中的應變材料222具有在下側壁面220b上方的形成的下側壁表面222c，因此，該凹進腔220中的應變材料222由(111)晶面形成。在一些實施例中，下側壁表面222c與上表面222b平行。在圖5中可以看到，鄰近隔離結構206a的應變材料222占用凹進腔220的一小部分。在圖5A中，為了更好地理解應變材料222在凹進腔220中的輪廓，放大半導體器件200。在本實施例中，凹進腔220中的應變材料222具有角部222d，該角部222d鄰近柵疊層210a的邊緣并且具有高于襯底202的表面202s的尖端。角部222d具有從表面202s至角部222d的尖端測量的高度D3。在一些實施例中，高度D3的范圍處于約Inm和約IOnm之間。如圖5A中所示，具有垂直于襯底202的表面202s的法線LI ;垂直于凹進腔220中的應變材料222的上表面222b的法線L2 ；以及法線LI和法線L2之間的角0 3。如上所述，襯底202例如是(100)襯底，該(100)襯底具有由(100)晶面形成的表面202s，以及上表面222b由(111)晶面形成。因此，在本實施例中，度e3為約54度。參考圖1和圖6，方法100繼續到步驟110，在步驟110中，在應變材料222上方形成保護層224。保護層224可以用作保護層，從而在后續蝕刻工藝中防止下面的應變材料222被過度蝕刻。在本實施例中，通過外延生長工藝形成保護層224。位于不鄰近隔離結構206a的凹進腔230中的應變材料222上方的保護層224具有厚度D4。在一些實施例中，厚度D4的范圍在約Inm和約5nm之間。位于鄰近隔離結構206a的凹進腔220中的應變材料222上方的保護層224具有接 觸隔離結構206a的側壁224c以及厚度D5。在一些實施例中，厚度D4與厚度D5的比率的范圍在約I和約3之間。在一些實施例中，位于凹進腔230中的應變材料222上方的保護層224可以沿著上表面222a的晶向生長，并且具有由(100)晶面形成的上表面224a。在一些實施例中，位于凹進腔220中的應變材料222上方的保護層224可以沿著上表面222b的晶向生長，并具有由(111)晶面形成的上表面224b。在一些實施例中，保護層224包含與應變材料222不同的材料。在一些實施例中，保護層224是含硅層。在本實施例中，保護層224是硅。在一些實施例中，通過工藝包括選擇性外延生長(SEG)、交替沉積和蝕刻(CDE)、化學汽相沉積(CVD)技術(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延(MBE)、其他適當外延工藝、或者其組合形成保護層224。在本實施例中，通過與形成應變材料222的工藝相同的工藝形成保護層224。在一些實施例中，在形成應變材料222之后，通過改變待實施的工藝條件在約700°C至約800°C的溫度下、在約IOTorr至約50Torr的壓力下，以及使用含硅氣體(例如，SiH2Cl2)作為反應氣體繼續形成保護層224。在可選實施例中，將B2H6和/或H2與含硅氣體一起引入用于形成保護層224。參考圖1和圖7，方法100繼續到步驟112，在步驟112中，對半導體器件200實施蝕刻工藝。在一些實施例中，在用于形成保護層224的裝置中(例如，CVD裝置)中原位實施蝕刻工藝，由此，在形成保護層224的步驟和實施蝕刻工藝的步驟之間沒有破壞真空。在可選實施例中，省略了保護層224并且在用于形成應變材料222的裝置中原位實施蝕刻工藝。在本實施例中，通過在保護層224和應變材料222上方引入蝕刻氣體而不提供電源或生成等離子體來實施蝕刻工藝。在實施例中，蝕刻氣體為含氯氣體，如Cl2和/或HCl。在可選實施例中，使用蝕刻氣體和載氣(例如，4和/或隊)來實施蝕刻工藝。在本實施例中，蝕刻氣體的流速處于約50sccm和約300sccm之間的范圍內，以及載氣的流速處于約3slm和約4slm(每分鐘標準立升)之間的范圍內。在一些實施例中，在蝕刻工藝中去除保護層224，從而暴露下面的應變材料222。接下來，在實施例中，通過再分布應變材料222的至少一部分的角部222d使其位于凹進腔220中，在凹進腔220中形成經處理的應變材料222'。再分布可以增加凹進腔220中的應變材料222的量，因此，制造大容量應變結構，用于增強載流子遷移率并且提升半導體器件200的器件性能。在可選實施例中，再分布位于襯底202的表面202s上方的角部222d,以使其完全位于凹進腔220中，因此，所有的經處理的應變材料222'都在凹進腔220內。同時，對位于凹進腔230、240中的應變材料222不實施再分布工藝。在一個實施例中，由于降低角部222d中的尖端的高表面能量導致該再分布。在可選實施例中，由于蝕刻工藝中的回流工藝導致該再分布。在蝕刻工藝以后，將凹進腔220中的應變材料222的最初上表面222b轉變成經處理的上表面222b'。在一些實施例中，經處理的上表面222b'具有偏離最初的(111)晶面的轉變晶面，因此，經處理的應變材料222/的下側壁表面222c與經處理的上表面222b'不平行。在本實施例中，經處理的上表面222b'具有(311)晶面。在圖7A中，為了更好地理解經處理的應變材料222'的輪廓，放大了半導體器件200。如圖7A中所示，法線LI與襯底202的表面202s垂直，法線L2'與凹進腔220中的經處理的應變材料222'的經處理的上表面222b'垂直，并且在法線LI和法線L2'之間存在角04。在一個實施例中，角G4小于角03。在另一實施例中，角Q4為約25至35度。參考圖1和圖8，方法100繼續到步驟114，在步驟114中，在凹進腔220、250中的經處理的應變材料222'上方以及凹進腔230、240中的應變材料222上方形成接觸部件226。在本實施例中，通過與用于形成應變材料222或保護層224的工藝相同的工藝形成接觸部件226。接觸部件226可以在保護層224和隨后形成的硅化物結構之間提供低接觸電阻。在至少一個實施例中，接觸部件226具有處于約150埃至約200埃范圍內的厚度。在一些實施例中，接觸部件226包含與保護層224的材料相同的材料。在可選實施例中，接觸部件226包括與應變材料222的材料相同的材料。應該理解，半導體器件200可以經歷其他CMOS工藝來形成各種部件，如接觸件/通孔、互連金屬層、介電層、鈍化層等。在一些實施例中，柵疊層210a、210b、以及210c可以是偽柵疊層。因此，CMOS工藝進一步包括“后柵極”工藝，用金屬柵電極替換多晶硅柵電極來改善器件性能。在一個實施例中，金屬柵電極可以包括金屬，如Al、Cu、W、T1、Ta、TiN,TiAl、TiAlN、TaN、NiS1、CoSi ;其他適當的導電材料；或者其組合。已經觀察到，改進的應變結構在半導體器件的溝道區中提供給定量的應變，從而增強器件性能。上面所討論的本發明的各個實施例提供了優于傳統方法的優點，應該理解，沒有特定優點是所有實施例所必需的，并且不同實施例可以提供不同優點。這些優點之一是可以增加鄰近隔離結構的S/D凹進腔中的應變材料的下部，從而增強載流子遷移率并且提升器件性能。另一個優點是可以防止由于隨后在應變材料的下部上方形成硅化物而導致的器件不穩定和/或器件故障的可能性。在一個實施例中，用于制造半導體器件的方法包括提供具有表面的襯底；在襯底中形成隔離部件；在襯底的表面上方形成柵疊層；在襯底中形成凹進腔；在凹進腔中形成外延Gpi)材料，其中，外延材料具有位于凹進腔上方的角部；以及實施蝕刻工藝以再分布至少一部分角部使其位于凹進腔中。在另一個實施例中，用于制造半導體器件的方法包括在襯底中形成隔離部件；在襯底上方形成柵疊層；在襯底中形成源極/漏極(S/D)凹進腔，其中，將S/D凹進腔設置在柵疊層和隔離部件之間；在S/D凹進腔中形成外延材料，其中，外延材料具有第一晶面的上表面；以及使用含氯氣體對S/D凹進腔中的外延材料實施再分布工藝，其中，在再分布之后，將第一晶面轉變成第二晶面。在又一個實施例中，用于制造半導體器件的方法包括提供具有表面的襯底；在襯底中形成隔離部件；在襯底的表面上方形成柵疊層；在襯底中形成凹進腔，其中，將凹進腔水平地設置在柵疊層和隔離部件之間；在凹進腔中形成具有第一晶面的外延Gpi)材料，其中，外延材料具有位于凹進腔上方的角部；在外延Gpi)材料上方形成保護層；實施蝕刻工藝，以去除保護層并再分布外延Gpi)材料以去除至少一部分角部使其位于凹進腔中，其中，再分布的外延(epi)材料具有第二晶面，該第二晶面與第一晶面不同；以及在再分布的外延(epi)材料上方形成接觸部件。雖然通過實例和根據優選的實施例描述了本發明，但是應理解本發明不限于所公開的實施例。相反地，本發明意圖涵蓋各種改進和相似的布置(對本領域的技術人員來說是顯而易見的)。因此，所附權利要求的范圍應與最廣泛的解釋一致以涵蓋所有這些改進和相似的布置。
權利要求
1.一種用于制造半導體器件的方法，包括 提供具有表面的襯底； 在所述襯底中形成隔離部件； 在所述襯底的所述表面上方形成柵疊層； 在所述襯底中形成凹進腔，其中，將所述凹進腔水平地設置在所述柵疊層和所述隔離部件之間； 在所述凹進腔中形成外延(epi)材料，其中，所述外延材料具有位于所述凹進腔上方的角部；以及 實施蝕刻工藝以再分布至少一部分所述角部使其位于所述凹進腔中。
2.根據權利要求1所述的方法，進一步包括在蝕刻步驟之前，在所述外延材料上方形成保護層，其中，所述保護層是通過外延生長工藝形成的Si。
3.根據權利要求2所述的方法，其中，在形成所述保護層之后，原位實施蝕刻步驟。
4.根據權利要求1所述的方法，其中，使用含氯氣體和載氣實施蝕刻步驟，所述含氯氣體是Cl2和/或HCl，以及所述載氣是H2和/或N2。
5.根據權利要求1所述的方法，進一步包括 在蝕刻步驟之后，在所述外延材料上方形成接觸部件。
6.根據權利要求1所述的方法，其中，所述外延材料在蝕刻步驟之前包含(111)晶面而在蝕刻步驟之后包含(311)晶面。
7.根據權利要求1所述的方法，其中，所述角部具有尖端高度，所述尖端高度處于約Inm和約IOnm之間的范圍內。
8.根據權利要求1所述的方法，其中，在蝕刻步驟之前，在所述襯底表面的法線和所述外延材料平面的法線之間具有第一角度，而在蝕刻步驟以后，在所述襯底表面的法線和所述外延材料平面的法線之間具有第二角度，其中，所述第二角度小于所述第一角度。
9.一種制造半導體器件的方法，包括 在襯底中形成隔離部件； 在所述襯底上方形成柵疊層； 在所述襯底中形成源極/漏極(S/D)凹進腔，其中，將所述S/D凹進腔設置在所述柵疊層和所述隔離部件之間； 在所述S/D凹進腔中形成外延(epi)材料，其中，所述外延材料具有上表面，所述上表面具有第一晶面；以及 使用含氯氣體對所述S/D凹進腔中的所述外延材料實施再分布工藝，其中，在再分布之后，將所述第一晶面轉變成第二晶面。
10.一種制造半導體器件的方法，包括 提供具有表面的襯底； 在所述襯底中形成隔離部件； 在所述襯底的所述表面上方形成柵疊層； 在所述襯底中形成凹進腔，其中，將所述凹進腔水平地設置在所述柵疊層和所述隔離部件之間； 在所述凹進腔中形成具有第一晶面的外延Gpi)材料，其中，所述外延材料具有位于.所述凹進腔上方的角部； 在所述外延(epi)材料上方形成保護層； 實施蝕刻工藝，以去除所述保護層并再分布所述外延(epi)材料以去除至少一部分所述角部使其位于所述凹進腔中，其中，所述再分布的外延(epi)材料具有第二晶面，所述第二晶面與所述第一晶面不同；以及 在所述再分布的外延(epi)材料上方形成接觸部件。
全文摘要
公開了一種用于制造半導體器件的方法。在襯底的腔室中且鄰近襯底中的隔離結構形成應變材料。應變材料具有位于襯底的表面上方的角部。所公開的方法提供了改進方法，該改進方法用于形成鄰近隔離結構并具有位于襯底腔室中的增加部分的應變材料，從而增強載流子遷移率并且提升器件性能。在實施例中，采用蝕刻工藝通過去除至少一部分角部來再分布應變材料使其位于腔室中，從而實現改進的形成方法。本發明提供了半導體器件及其制造方法。
文檔編號H01L21/336GK103035526SQ20121000571
公開日2013年4月10日 申請日期2012年1月9日 優先權日2011年9月29日
發明者李彥儒, 游明華, 李資良, 李啟弘, 蔡邦彥, 舒麗麗, 林逸宏, 鄭有宏 申請人:臺灣積體電路制造股份有限公司