一種半導(dǎo)體結(jié)構(gòu)的制造方法
【專利摘要】本發(fā)明提供了一種半導(dǎo)體結(jié)構(gòu)的制造方法，該方法包括以下步驟：a）提供SOI襯底，在所述SOI襯底上形成淺溝槽，所述淺溝槽限定的區(qū)域?qū)?yīng)有源區(qū)；b）在淺溝槽靠近所述有源區(qū)的側(cè)壁上形成重?fù)诫s層；c）填充淺溝槽形成淺溝槽隔離結(jié)構(gòu)；d）在所述有源區(qū)內(nèi)形成半導(dǎo)體器件。本發(fā)明通過在SOI的源極和體區(qū)形成pn結(jié)，為體區(qū)積累的電荷提供泄放通道，減小浮體效應(yīng)的影響，提高器件的可靠性。
【專利說明】一種半導(dǎo)體結(jié)構(gòu)的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，尤其涉及一種半導(dǎo)體結(jié)構(gòu)的制造方法。
【背景技術(shù)】
[0002]為了提高集成電路芯片的性能和集成度，器件特征尺寸按照摩爾定律不斷縮小，目前已經(jīng)進(jìn)入納米尺度。隨著器件體積的縮小，功耗與漏電流成為最關(guān)注的問題。采用絕緣體上硅SOI (Silicon on Insulator)制備的CMOS器件具有高速、低功耗、高集成度、抗輻照和無自鎖效應(yīng)等許多優(yōu)點(diǎn)，已成為深亞微米及納米級MOS器件的優(yōu)選結(jié)構(gòu)。
[0003]根據(jù)體區(qū)是否耗盡，SOI器件分為部分耗盡和全耗盡兩種類型。一般來說，全耗盡SOI器件的頂層硅膜比較薄，而且閾值電壓不容易控制。因此，目前部分耗盡SOI器件依然是普遍采用的經(jīng)濟(jì)有效的解決方案。部分耗盡SOI器件由于體區(qū)未完全耗盡，體區(qū)處于懸空狀態(tài)，碰撞電離產(chǎn)生的電荷無法迅速移走，導(dǎo)致出現(xiàn)浮體效應(yīng)。對于S0INM0S器件，溝道電子在漏端碰撞電離產(chǎn)生的電子空穴對，空穴流向體區(qū)，在體區(qū)積累，抬高體區(qū)電勢，使得NMOS的閾值電壓降低而增加漏電流，導(dǎo)致器件的輸出特性曲線出現(xiàn)翹曲，對器件和電路性能以及可靠性產(chǎn)生不利影響。對于PMOS器件，空穴電離率較低，碰撞電離產(chǎn)生的電子-空穴對遠(yuǎn)低于NM0S，浮體效應(yīng)的影響弱一些。
[0004]為了解決浮體效應(yīng)，通常采用體接觸的方法，在體區(qū)制作電學(xué)引出，連接到固定電位(源端或地)，從而為體區(qū)積累的電荷提供泄放通道，降低體區(qū)電勢。但是，這樣會(huì)導(dǎo)致工藝流程更加復(fù)雜，增加器件制作成本，降低了部分電學(xué)性能并增大了器件面積。

【發(fā)明內(nèi)容】

[0005]本發(fā)明旨在至少解決上述技術(shù)缺陷，提供一種方法，減小SOI器件的浮體效應(yīng)，提高半導(dǎo)體器件的性能和可靠性。
[0006]為達(dá)上述目的，本發(fā)明提供了一種半導(dǎo)體結(jié)構(gòu)的制造方法，該方法包括以下步驟:
[0007]a)提供SOI襯底，在所述SOI襯底上形成淺溝槽，所述淺溝槽限定的區(qū)域?qū)?yīng)有源區(qū)；
[0008]b)在淺溝槽靠近所述有源區(qū)的側(cè)壁上形成重?fù)诫s層；
[0009]c)填充淺溝槽形成淺溝槽隔離結(jié)構(gòu)；
[0010]d)在所述有源區(qū)內(nèi)形成半導(dǎo)體器件。
[0011]其中，所述側(cè)壁相鄰的有源區(qū)對應(yīng)源區(qū)。
[0012]步驟(b)中，形成重?fù)诫s的方法為大角度傾斜離子注入。對于NMOS器件，所述重?fù)诫s層的摻雜類型為P型，注入離子為B或BF2 ;對于PMOS器件，所述重?fù)诫s層的摻雜類型為n型,注入離子為P或As。
[0013]根據(jù)本發(fā)明提供的制造方法，可以在SOI的源極和體區(qū)形成pn結(jié)，為體區(qū)積累的電荷提供泄放通道，減小浮體效應(yīng)的影響，提高器件的可靠性。同時(shí)，由于只是在淺溝槽隔離結(jié)構(gòu)制作時(shí)增加了一步工藝，并未影響標(biāo)準(zhǔn)的半導(dǎo)體工藝流程，而且也不必在體區(qū)制作電學(xué)引出，不會(huì)增大器件面積。
【專利附圖】

【附圖說明】
[0014]本發(fā)明上述的和/或附加的方面和優(yōu)點(diǎn)從下面結(jié)合附圖對實(shí)施例的描述中將變得明顯和容易理解，其中:
[0015]圖1是根據(jù)本發(fā)明的半導(dǎo)體結(jié)構(gòu)的制造方法的一個(gè)【具體實(shí)施方式】的流程圖；
[0016]圖2至圖11為根據(jù)圖1示出的方法制造半導(dǎo)體結(jié)構(gòu)過程中該半導(dǎo)體結(jié)構(gòu)在各個(gè)制造階段的剖面、平面俯視結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0017]下面詳細(xì)描述本發(fā)明的實(shí)施例，所述實(shí)施例的示例在附圖中示出，其中自始至終相同或類似的標(biāo)號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實(shí)施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對本發(fā)明的限制。下文的公開提供了許多不同的實(shí)施例或例子用來實(shí)現(xiàn)本發(fā)明的不同結(jié)構(gòu)。為了簡化本發(fā)明的公開，下文中對特定例子的部件和設(shè)置進(jìn)行描述。當(dāng)然，它們僅僅為示例，并且目的不在于限制本發(fā)明。此外，本發(fā)明可以在不同例子中重復(fù)參考數(shù)字和/或字母。這種重復(fù)是為了簡化和清楚的目的，其本身不指示所討論各種實(shí)施例和/或設(shè)置之間的關(guān)系。此外，本發(fā)明提供了的各種特定的工藝和材料的例子，但是本領(lǐng)域普通技術(shù)人員可以意識到其他工藝的可應(yīng)用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的結(jié)構(gòu)可以包括第一和第二特征形成為直接接觸的實(shí)施例，也可以包括另外的特征形成在第一和第二特征之間的實(shí)施例，這樣第一和第二特征可能不是直接接觸。
[0018]圖1為根據(jù)本發(fā)明的半導(dǎo)體結(jié)構(gòu)制造方法的流程圖，圖2至圖11為根據(jù)本發(fā)明的一個(gè)實(shí)施例按照圖1所示流程制造半導(dǎo)體結(jié)構(gòu)的各個(gè)階段的剖面示意圖。下面將結(jié)合圖2至圖11對圖1中形成半導(dǎo)體結(jié)構(gòu)的方法進(jìn)行具體地描述。需要說明的是，本發(fā)明實(shí)施例的附圖僅是為了示意的目的，因此沒有必要按比例繪制。
[0019]參考圖2至圖5，在步驟SlOl中，提供SOI襯底100，在所述SOI襯底100上形成淺溝槽210。
[0020]首先，如圖2所示，所述SOI襯底100包括基底層101、位于所述基底層101之上的絕緣層102以及位于所述絕緣層102之上的器件層103。
[0021]在本實(shí)施例中，所述基底層101為單晶硅。在其他實(shí)施例中，所述基底層101還可以包括其他基本半導(dǎo)體例如鍺，或其他化合物半導(dǎo)體，例如，碳化硅、砷化鎵、砷化銦或者磷化銦。典型地，所述基底層101的厚度可以約為但不限于幾百微米，例如0.的厚度范圍。所述絕緣層102可以為SiO2、氮化娃、Al2O3或者其他任何合適的絕緣材料,典型地，所述絕緣層102的厚度范圍為10nnT300nm。
[0022]所述器件層103可以為所述基底層101包括的半導(dǎo)體中的任何一種。在本實(shí)施例中，所述器件層103為單晶硅。在其他實(shí)施例中，所述器件層103還可以包括其他基本半導(dǎo)體或者化合物半導(dǎo)體。典型地，所述器件層103的厚度范圍是lOnnTlOOnm。
[0023]隨后，如圖3所示，在所述SOI襯底100表面上形成掩膜層，進(jìn)行圖形化，定義淺溝槽的圖形。所述掩膜層可以具有多層結(jié)構(gòu)，在本實(shí)施例中，所述掩膜層是雙層結(jié)構(gòu)200和201。所述掩膜層200的材料是氧化硅，掩膜層201的材料是氮化硅。
[0024]然后，刻蝕露出的器件層103，形成淺溝槽210。刻蝕的方法包括濕法腐蝕或RIE干法刻蝕，如圖4所示。圖5是圖4所示結(jié)構(gòu)的平面俯視圖，所述淺溝槽210呈矩形，所包圍的器件層103區(qū)域?qū)?yīng)有源區(qū)，用于制作半導(dǎo)體器件。
[0025]執(zhí)行步驟S102，光刻，露出部分所述淺溝槽，在裸露的淺溝槽210靠近有源區(qū)的側(cè)壁上形成重?fù)诫s層310。其中，所述形成重?fù)诫s層310的側(cè)壁相鄰的有源區(qū)優(yōu)選為對應(yīng)源區(qū)。優(yōu)選地，所述側(cè)壁垂直于所述半導(dǎo)體器件對應(yīng)的溝道的長度方向，也就是，所述形成重?fù)诫s層310的側(cè)壁位于所述有源區(qū)中在溝道的長度方向上的其中一端面。首先，在形成重?fù)诫s層之前，采用掩蔽層覆蓋所述半導(dǎo)體結(jié)構(gòu)中對應(yīng)所述半導(dǎo)體器件漏區(qū)的部分。具體來說，在所述SOI襯底表面涂覆一層掩蔽層，優(yōu)選為光刻膠300，進(jìn)行圖形化，露出部分所述淺溝槽，如圖6所示。圖7是圖6所示結(jié)構(gòu)的平面俯視圖。其中，靠近裸露淺溝槽210的器件區(qū)域用于制作半導(dǎo)體器件的源區(qū)，此時(shí)未被除去的光刻膠300覆蓋所述淺溝槽中靠近將形成半導(dǎo)體器件的漏區(qū)的側(cè)壁。隨后，在裸露的淺溝槽210靠近源區(qū)的側(cè)壁上形成重?fù)诫s層310。形成重?fù)诫s層310的方法為大角度傾斜離子注入，離子注入角度為10°?45°，其中注入能量小于IkeV，注入劑量大于5 X 1014cnT2，摻雜峰值大于7 X IO19Cm'對于SOI NMOS器件，所述重?fù)诫s層310的摻雜類型為p型，注入離子為B或BF2 ;對于PMOS器件，所述重?fù)诫s層310的摻雜類型為n型，注入離子為P或As。最后形成的重?fù)诫s層310如圖6所示，將要形成的晶體管溝道的長度方向?qū)?yīng)為圖6中的左右方向，從圖中可見重?fù)诫s層310所在淺溝槽210的側(cè)壁基本垂直于該溝道的長度方向。需要說明的是，“基本垂直”意為半導(dǎo)體制造工藝上可以允許的誤差內(nèi)的垂直。由于將形成半導(dǎo)體器件的漏區(qū)的側(cè)壁被光刻膠300所保護(hù)，因此在漏區(qū)側(cè)壁不會(huì)形成重?fù)诫s層。
[0026]隨后，執(zhí)行步驟S103，填充淺溝槽210形成淺溝槽隔離結(jié)構(gòu)220。具體地，先去除部分填充所述淺溝槽的光刻膠300，然后在所述淺溝槽210中填充氧化硅，最后進(jìn)行化學(xué)機(jī)械拋光并去除表面的掩膜層200和201，形成淺溝槽隔離結(jié)構(gòu)220，用于電隔離連續(xù)的半導(dǎo)體器件。所述淺溝槽隔離結(jié)構(gòu)220的制作可以遵循標(biāo)準(zhǔn)的半導(dǎo)體工藝完成。圖8是形成淺溝槽隔離結(jié)構(gòu)220后的剖面結(jié)構(gòu)圖，圖9是相應(yīng)的平面俯視圖。所述重?fù)诫s層310夾在所述淺溝槽隔離結(jié)構(gòu)220和用于形成半導(dǎo)體器件的器件層區(qū)域之間。
[0027]步驟S104中，繼續(xù)后續(xù)標(biāo)準(zhǔn)半導(dǎo)體工藝，形成半導(dǎo)體器件。如圖10和11所示，包括形成柵極堆疊、源區(qū)400、漏區(qū)410、側(cè)墻420以及后續(xù)的電學(xué)接觸和鈍化等工藝步驟。所述柵堆疊形成于所述SOI襯底100之上，其包括柵介質(zhì)層440、柵極430，特別地，還包括柵極覆蓋層450。所述柵極堆疊、源區(qū)400、漏區(qū)410、側(cè)墻420以及后續(xù)的電學(xué)接觸和鈍化等工藝步驟，可以通過標(biāo)準(zhǔn)半導(dǎo)體工藝實(shí)現(xiàn)，在此，不再贅述。如圖10所示，所述重?fù)诫s層310位于所述源區(qū)400的下方，與源區(qū)形成p+/n+結(jié)，為體區(qū)積累電荷提供泄放通道，減小了 SOI器件的浮體效應(yīng)，提高了器件性能和可靠性，而且，通過重?fù)诫s層形成Pn結(jié)，將體區(qū)電學(xué)連接到源極上，不必單獨(dú)為體區(qū)制作電學(xué)引出節(jié)省了器件面積。
[0028]雖然關(guān)于示例實(shí)施例及其優(yōu)點(diǎn)已經(jīng)詳細(xì)說明，應(yīng)當(dāng)理解在不脫離本發(fā)明的精神和所附權(quán)利要求限定的保護(hù)范圍的情況下，可以對這些實(shí)施例進(jìn)行各種變化、替換和修改。對于其他例子，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)容易理解在保持本發(fā)明保護(hù)范圍內(nèi)的同時(shí)，工藝步驟的次序可以變化。
[0029]此外，本發(fā)明的應(yīng)用范圍不局限于說明書中描述的特定實(shí)施例的工藝、機(jī)構(gòu)、制造、物質(zhì)組成、手段、方法及步驟。從本發(fā)明的公開內(nèi)容，作為本領(lǐng)域的普通技術(shù)人員將容易地理解，對于目前已存在或者以后即將開發(fā)出的工藝、機(jī)構(gòu)、制造、物質(zhì)組成、手段、方法或步驟，其中它們執(zhí)行與本發(fā)明描述的對應(yīng)實(shí)施例大體相同的功能或者獲得大體相同的結(jié)果，依照本發(fā)明可以對它們進(jìn)行應(yīng)用。因此，本發(fā)明所附權(quán)利要求旨在將這些工藝、機(jī)構(gòu)、制造、物質(zhì)組成、手段、方法或步驟包含在其保護(hù)范圍內(nèi)。
【權(quán)利要求】
1.一種半導(dǎo)體結(jié)構(gòu)的制造方法，該方法包括以下步驟: a)提供SOI襯底，在所述SOI襯底上形成淺溝槽，所述淺溝槽限定的區(qū)域?qū)?yīng)有源區(qū)； b)在淺溝槽靠近所述有源區(qū)的側(cè)壁上形成重?fù)诫s層； c)填充淺溝槽形成淺溝槽隔離結(jié)構(gòu)； d)在所述有源區(qū)內(nèi)形成半導(dǎo)體器件。
2.根據(jù)權(quán)利要求1所述的方法，步驟b)中，所述側(cè)壁相鄰的有源區(qū)對應(yīng)源區(qū)。
3.根據(jù)權(quán)利要求2所述的方法，所述側(cè)壁垂直于所述半導(dǎo)體器件對應(yīng)的溝道的長度方向。
4.根據(jù)權(quán)利要求1所述的方法，步驟b)中，形成重?fù)诫s的方法為大角度傾斜離子注入。
5.根據(jù)權(quán)利要求4所述的方法，所述大角度傾斜離子注入的角度為10°?45°。
6.根據(jù)權(quán)利要求4所述的方法，其中注入能量小于IkeV，注入劑量大于5X1014cm_2，摻雜峰值大于7 X IO19Cm'
7.根據(jù)權(quán)利要求1所述的方法，步驟b)中，在形成重?fù)诫s層之前，采用掩蔽層覆蓋所述半導(dǎo)體結(jié)構(gòu)中對應(yīng)所述半導(dǎo)體器件漏區(qū)的部分。
8.根據(jù)權(quán)利要求1-7中的任何一項(xiàng)所述的方法，步驟b)中，對于NMOS器件，所述重?fù)诫s層的摻雜類型為P型，注入離子為B或BF2 ;對于PMOS器件，所述重?fù)诫s層的摻雜類型為n型，注入離子為P或As。
【文檔編號】H01L21/336GK103681343SQ201210362926
【公開日】2014年3月26日 申請日期:2012年9月25日 優(yōu)先權(quán)日:2012年9月25日
【發(fā)明者】尹海洲, 朱慧瓏 申請人:中國科學(xué)院微電子研究所