本發(fā)明屬于半導(dǎo)體集成電路制造領(lǐng)域，涉及一種應(yīng)用于全橋功率模塊的封裝結(jié)構(gòu)和三相電機(jī)控制板。

背景技術(shù)：

1、通常市場(chǎng)上多用兩只金屬場(chǎng)效應(yīng)管(mosfet，簡(jiǎn)稱mos管)串聯(lián)(漏極和源極短接)來(lái)搭建一個(gè)半橋模塊，使用三個(gè)半橋模塊組成一個(gè)三相全橋作為電機(jī)的驅(qū)動(dòng)電路以控制電機(jī)。三相全橋電路采用pdfn封裝，采用6個(gè)5x6mm的mos單管芯片搭建，從而導(dǎo)致占用pcb板的面積在18x14mm以上，不利于全橋模塊小型化的發(fā)展，此外，smt貼片效率低下，由于mos單管芯片比較多，需要消耗大量時(shí)間在mos單管芯片的貼片上，從而大幅度降低了生產(chǎn)效率。為了對(duì)上述存在的問(wèn)題進(jìn)行優(yōu)化，研究人員提出一種改進(jìn)的全橋封裝模塊，如圖1所示，該全橋封裝模塊集成了6個(gè)mos單管芯片，且在封裝內(nèi)部做了mos單管芯片之間的串聯(lián)和并聯(lián)，但此類全橋封裝模塊仍舊存在如下問(wèn)題：1)雖然上管t1、t2和t3芯片并聯(lián)了電源的正極，但是作為一個(gè)全橋電路來(lái)說(shuō)，電源的負(fù)極并沒(méi)有并聯(lián)在一起，還需要分別連接至電源的負(fù)極，從而增加引線的復(fù)雜性；2)在全橋電路中，由于寄生電感的影響，在電路的開(kāi)啟和關(guān)斷過(guò)程中，電路中的寄生電感會(huì)引起較高的擊穿電壓導(dǎo)致器件擊穿或者誤開(kāi)啟,而下管t4、t5和t6芯片沒(méi)有源極驅(qū)動(dòng)引腳，無(wú)法防止電路開(kāi)啟和關(guān)斷過(guò)程中的電壓的串?dāng)_；3)無(wú)法監(jiān)測(cè)電壓電流等參數(shù)狀態(tài)，無(wú)法確定全橋封裝模塊工作正常與否。

2、應(yīng)該注意，上面對(duì)技術(shù)背景的介紹只是為了方便對(duì)本申請(qǐng)的技術(shù)方案進(jìn)行清楚、完整的說(shuō)明，并方便本領(lǐng)域技術(shù)人員的理解而闡述的，不能僅僅因?yàn)檫@些方案在本申請(qǐng)的背景技術(shù)部分進(jìn)行了闡述而認(rèn)為上述技術(shù)方案為本領(lǐng)域技術(shù)人員所公知。

技術(shù)實(shí)現(xiàn)思路

1、鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明的目的在于提供一種應(yīng)用于全橋功率模塊的封裝結(jié)構(gòu)和三相電機(jī)控制板，用于解決現(xiàn)有技術(shù)中全橋的功率模塊的封裝結(jié)構(gòu)難以小型化，全橋功率模塊的引線復(fù)雜，且無(wú)法防止電路開(kāi)啟和關(guān)斷過(guò)程中的電壓的串?dāng)_以及無(wú)法對(duì)電壓電流等參數(shù)狀態(tài)的有效監(jiān)測(cè)的問(wèn)題。

2、為實(shí)現(xiàn)上述目的，本發(fā)明提供一種應(yīng)用于全橋功率模塊的封裝結(jié)構(gòu)，所述封裝結(jié)構(gòu)包括基板、沿基板四周設(shè)置的多個(gè)引腳以及設(shè)于所述基板上的第一基島、第二基島、第三基島、第四基島、第五基島和第六基島，其中，所述第一基島、所述第二基島和所述第三基島上分別焊接有第一mos芯片、第二mos芯片和第三mos芯片，所述第一mos芯片、所述第二mos芯片和所述第三mos芯片構(gòu)成全橋封裝功率模塊的上橋臂，所述第一mos芯片、所述第二mos芯片和所述第三mos芯片的柵極、源極和漏極通過(guò)打線的形式引出至所述基板上對(duì)應(yīng)的引腳處，且與所述第一mos芯片、所述第二mos芯片和所述第三mos芯片的漏極對(duì)應(yīng)的引腳通過(guò)內(nèi)部引線連接后，再與電源的正極連接，所述第四基島、所述第五基島和所述第六基島上分別焊接有第四mos芯片、第五mos芯片和第六mos芯片，所述第四mos芯片、所述第五mos芯片和所述第六mos芯片構(gòu)成全橋封裝功率模塊的下橋臂，所述第四mos芯片、所述第五mos芯片和所述第六mos芯片的柵極和源極通過(guò)打線的形式引出至所述基板上對(duì)應(yīng)的引腳處，且所述第四mos芯片、所述第五mos芯片和所述第六mos芯片的源極還與對(duì)應(yīng)的電源負(fù)極引腳連接，且所述電源負(fù)極引腳通過(guò)內(nèi)部引線連接。

3、可選地，所述第四mos芯片的漏極與電機(jī)的u相以及第一引腳連接、所述第五mos芯片的漏極與電機(jī)的v相以及第二引腳連接、所述第六mos芯片的漏極與電機(jī)的w相以及第三引腳連接，通過(guò)所述第一引腳、所述第二引腳和所述第三引腳實(shí)現(xiàn)對(duì)所述全橋封裝功率模塊的電流和電壓的監(jiān)控。

4、可選地，所述第一mos芯片的源極與所述第四mos芯片的漏極連接，所述第二mos芯片的源極與所述第五mos芯片的漏極連接，所述第三mos芯片的源極與所述第六mos芯片的漏極連接。

5、可選地，所述封裝結(jié)構(gòu)還包括有多個(gè)連接結(jié)構(gòu)，所述連接結(jié)構(gòu)設(shè)置于所述第一基島、所述第二基島和所述第三基島之間使得所述第一基島、所述第二基島和所述第三基島并聯(lián)連接，所述連接結(jié)構(gòu)還設(shè)置于所述第四基島、所述第五基島和所述第六基島之間使得所述所述第四基島、所述第五基島和所述第六基島并聯(lián)連接。

6、可選地，所述連接結(jié)構(gòu)包括銅片、鋁帶、焊接銅線和金線的任一種。

7、可選地，所述封裝結(jié)構(gòu)還包括有塑封層，所述塑封層覆蓋在所述基板上，以使得所述第一mos芯片、所述第二mos芯片、所述第三mos芯片、所述第四mos芯片、所述第五mos芯片和所述第六mos芯片與外界的絕緣隔離。

8、可選地，所述第一基島、所述第二基島和所述第三基島的尺寸均相等，所述第四基島、所述第五基島和所述第六基島的尺寸均相等。

9、可選地，所述第一mos芯片、所述第二mos芯片、所述第三mos芯片的尺寸均相等，所述第四mos芯片、所述第五mos芯片和所述第六mos芯片的尺寸均相等。

10、可選地，所述封裝結(jié)構(gòu)的尺寸為12mmx14mm。

11、本發(fā)明還提供一種三相電機(jī)控制板，所述三相電機(jī)控制板包括上述所述的應(yīng)用于全橋功率模塊的封裝結(jié)構(gòu)。

12、如上所述，本發(fā)明的應(yīng)用于全橋功率模塊的封裝結(jié)構(gòu)和三相電機(jī)控制板具有以下有益效果：

13、本發(fā)明使用該封裝結(jié)構(gòu)將全橋封裝功率模塊的下橋臂內(nèi)的第四mos芯片、第五mos芯片和第六mos芯片設(shè)置源極引腳，從而能夠防止電路開(kāi)啟和關(guān)斷過(guò)程中的電壓的串?dāng)_；

14、本發(fā)明使用該封裝結(jié)構(gòu)將全橋封裝功率模塊的下橋臂內(nèi)的第四mos芯片、第五mos芯片和第六mos芯片的源極與對(duì)應(yīng)的電源負(fù)極引腳連接，然后再將電源負(fù)極引腳通過(guò)內(nèi)部引線連接，從而能夠降低引線的復(fù)雜度；

15、本發(fā)明使用該封裝結(jié)構(gòu)將全橋封裝功率模塊的下橋臂內(nèi)的第四mos芯片、第五mos芯片和第六mos芯片的漏極分別引出，實(shí)現(xiàn)了對(duì)電壓電流等參數(shù)狀態(tài)的有效監(jiān)測(cè)；

16、此外，本發(fā)明提出的封裝結(jié)構(gòu)體積較小，以使得在后續(xù)采用該封裝結(jié)構(gòu)應(yīng)用于全橋功率模塊以及制備三相電機(jī)控制板等結(jié)構(gòu)時(shí)，有利于減小全橋功率模塊和三相電機(jī)控制板的體積。

技術(shù)特征：

1.一種應(yīng)用于全橋功率模塊的封裝結(jié)構(gòu)，其特征在于，包括基板、沿基板四周設(shè)置的多個(gè)引腳以及設(shè)于所述基板上的第一基島、第二基島、第三基島、第四基島、第五基島和第六基島，其中，所述第一基島、所述第二基島和所述第三基島上分別焊接有第一mos芯片、第二mos芯片和第三mos芯片，所述第一mos芯片、所述第二mos芯片和所述第三mos芯片構(gòu)成全橋封裝功率模塊的上橋臂，所述第一mos芯片、所述第二mos芯片和所述第三mos芯片的柵極、源極和漏極通過(guò)打線的形式引出至所述基板上對(duì)應(yīng)的引腳處，且與所述第一mos芯片、所述第二mos芯片和所述第三mos芯片的漏極對(duì)應(yīng)的引腳通過(guò)內(nèi)部引線連接后，再與電源的正極連接，所述第四基島、所述第五基島和所述第六基島上分別焊接有第四mos芯片、第五mos芯片和第六mos芯片，所述第四mos芯片、所述第五mos芯片和所述第六mos芯片構(gòu)成全橋封裝功率模塊的下橋臂，所述第四mos芯片、所述第五mos芯片和所述第六mos芯片的柵極和源極通過(guò)打線的形式引出至所述基板上對(duì)應(yīng)的引腳處，且所述第四mos芯片、所述第五mos芯片和所述第六mos芯片的源極還與對(duì)應(yīng)的電源負(fù)極引腳連接，且所述電源負(fù)極引腳通過(guò)內(nèi)部引線連接。

2.根據(jù)權(quán)利要求1所述的應(yīng)用于全橋功率模塊的封裝結(jié)構(gòu)，其特征在于：所述第四mos芯片的漏極與電機(jī)的u相以及第一引腳連接、所述第五mos芯片的漏極與電機(jī)的v相以及第二引腳連接、所述第六mos芯片的漏極與電機(jī)的w相以及第三引腳連接，通過(guò)所述第一引腳、所述第二引腳和所述第三引腳實(shí)現(xiàn)對(duì)全橋封裝功率模塊的電流和電壓的監(jiān)控。

3.根據(jù)權(quán)利要求2所述的應(yīng)用于全橋功率模塊的封裝結(jié)構(gòu)，其特征在于：所述第一mos芯片的源極與所述第四mos芯片的漏極連接，所述第二mos芯片的源極與所述第五mos芯片的漏極連接，所述第三mos芯片的源極與所述第六mos芯片的漏極連接。

4.根據(jù)權(quán)利要求1所述的應(yīng)用于全橋功率模塊的封裝結(jié)構(gòu)，其特征在于：所述封裝結(jié)構(gòu)還包括有多個(gè)連接結(jié)構(gòu)，所述連接結(jié)構(gòu)設(shè)置于所述第一基島、所述第二基島和所述第三基島之間使得所述第一基島、所述第二基島和所述第三基島并聯(lián)連接，所述連接結(jié)構(gòu)還設(shè)置于所述第四基島、所述第五基島和所述第六基島之間使得所述所述第四基島、所述第五基島和所述第六基島并聯(lián)連接。

5.根據(jù)權(quán)利要求4所述的應(yīng)用于全橋功率模塊的封裝結(jié)構(gòu)，其特征在于：所述連接結(jié)構(gòu)包括銅片、鋁帶、焊接銅線和金線的任一種。

6.根據(jù)權(quán)利要求1所述的應(yīng)用于全橋功率模塊的封裝結(jié)構(gòu)，其特征在于，所述封裝結(jié)構(gòu)還包括有塑封層，所述塑封層覆蓋在所述基板上，以使得所述第一mos芯片、所述第二mos芯片、所述第三mos芯片、所述第四mos芯片、所述第五mos芯片和所述第六mos芯片與外界的絕緣隔離。

7.根據(jù)權(quán)利要求1～6任一所述的應(yīng)用于全橋功率模塊的封裝結(jié)構(gòu)，其特征在于：所述第一基島、所述第二基島和所述第三基島的尺寸均相等，所述第四基島、所述第五基島和所述第六基島的尺寸均相等。

8.根據(jù)權(quán)利要求7所述的應(yīng)用于全橋功率模塊的封裝結(jié)構(gòu)，其特征在于：所述第一mos芯片、所述第二mos芯片、所述第三mos芯片的尺寸均相等，所述第四mos芯片、所述第五mos芯片和所述第六mos芯片的尺寸均相等。

9.根據(jù)權(quán)利要求8所述的應(yīng)用于全橋功率模塊的封裝結(jié)構(gòu)，其特征在于：所述封裝結(jié)構(gòu)的尺寸為12mmx14mm。

10.一種三相電機(jī)控制板，其特征在于：所述三相電機(jī)控制板包括權(quán)利要求1至9任一所述的應(yīng)用于全橋功率模塊的封裝結(jié)構(gòu)。

技術(shù)總結(jié)
本發(fā)明提供一種應(yīng)用于全橋功率模塊的封裝結(jié)構(gòu)和三相電機(jī)控制板，改進(jìn)了全橋功率模塊的引腳結(jié)構(gòu)，實(shí)現(xiàn)將六個(gè)MOS芯片進(jìn)行平鋪以降低占用PCB板的面積的同時(shí)，還可以通過(guò)設(shè)置的第一引腳、第二引腳和第三引腳實(shí)現(xiàn)對(duì)電壓電流等參數(shù)狀態(tài)的有效監(jiān)測(cè)，將下橋臂內(nèi)的第四MOS芯片、第五MOS芯片和第六MOS芯片設(shè)置源極引腳，從而能夠防止電路開(kāi)啟和關(guān)斷過(guò)程中發(fā)生的電壓串?dāng)_，并且將下橋臂內(nèi)的第四MOS芯片、第五MOS芯片和第六MOS芯片的源極還與對(duì)應(yīng)的電源負(fù)極引腳連接，然后再將電源負(fù)極引腳通過(guò)內(nèi)部引線連接，從而降低了引線的復(fù)雜度，此外，該封裝結(jié)構(gòu)的體積較小，有利于減小全橋功率模塊和三相電機(jī)控制板的體積。

技術(shù)研發(fā)人員：吳興誠(chéng)
受保護(hù)的技術(shù)使用者：瑤芯微（上海）電子科技股份有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2025/4/28