專利名稱：半導體器件和用于半導體器件的時序調整方法
技術領域：
本發明涉及一種半導體器件和用于該半導體器件的時序調整方 法，特別地，涉及一種自動調整內部時序的半導體器件和用于該半導 體器件的時序調整方法。
背景技術：
已知內部時序信號(下面，僅稱為"時序信號")用來控制半導 體器件的電路部件中的每一個的操作。例如，通過延遲電路，根據外 部時鐘信號產生時序信號。最近，在半導體器件中，已經為了減小功 耗量的需求而發展了降低電源電壓。隨著電源電壓的降低，晶體管的
延遲時間(tpd)對于閾值電壓Vth和電源電壓VDD的變化的依賴性增 加。因此，延遲電路中的延遲時間的變化可能增加。由于延遲電路的 變化的這種增加，可能難以確保半導體器件中的內部操作余裕。
作為抑制延遲電路中的延遲時間的變化的方法，能夠考慮將電阻
元件集成到延遲電路中作為延遲元件。由此，能夠抑制延遲電路的晶 體管中的閾值電壓Vth和電源電壓VDD的變化的影響。結果，能夠抑 制延遲電路中的延遲時間的變化。例如，在日本專利No. 3,866,594中 描述的"Delay Circuit, Semiconductor Storage Device and Method for controlling Semiconductor Storage Device"中描述了在延遲電路中使用 電阻元件。
結合上面的描述，日本專利申請(JP-A-平10-294379 (對應于美 國專禾廿No. 5,796,993))公開了 "Method and Apparatus for Optimization of Semiconductor Device by Using On-chip Confirmation Circuit"。 該方
法優化半導體集成電路器件的時序。該方法包括(a)接收控制延遲量；(b)基于控制延遲量產生修改后的器件時序；(C)通過使用芯片上 (on-chip)確認電路來測試修改后的器件時序，以確定半導體集成電 路器件是否能夠用作器件；(d)接收新的控制延遲量，其中新的控制 延遲量取代控制延遲量，并且新的控制延遲量不同于控制延遲量；以 及(e)重復步驟(b)至(e)，以確定用于半導體集成電路器件的最 優控制延遲量。
改變延遲電路中的延遲時間的其他因素包括制造變化。在有電阻 元件的較大制造變化的工藝中，使用電阻元件的延遲電路除受到晶體 管的制造變化影響之外，還受到電阻元件的制造變化影響。因此，即 使能夠抑制晶體管的閾值電壓Vth和電源電壓VDD的變化，但是由于 制造變化的影響，延遲電路中的延遲時間的變化可能沒有充分地被減 小。需要一種抑制延遲時間中包括制造變化的變化的技術。

發明內容
本發明的主旨是提供一種半導體器件和時序調整方法，其中能夠 抑制延遲電路中的包括制造變化的延遲時間的變化。
在本發明的一個方面中， 一種半導體器件，包括延遲電路，其 被構造為基于內部設置數據延遲輸入信號以輸出作為時序信號；延遲 確定部件，其被構造為基于多個延遲信號，確定通過延遲時序信號獲 得的多個延遲信號中的每一個的延遲狀態；以及程序部件，其被構造 為基于延遲狀態改變內部設置數據。
在本發明的另一方面中，通過以下步驟獲得半導體器件的調整時 序的方法由延遲電路基于內部設置數據延遲輸入信號以輸出作為時 序信號；基于多個延遲信號，確定通過順序地延遲時序信號獲得的多 個延遲信號中的每一個的延遲狀態；以及基于延遲狀態改變內部設置 數據，從而時序信號接近最優信號。在本發明的再一方面中， 一種半導體器件包括第一電路，其被 構造為根據輸入信號產生多個輸出信號；以及確定電路，其被構造為 基于預定時段期間多個輸出信號的狀態調整輸入信號。
根據本發明，能夠提供能夠抑制延遲電路中包括制造變化的延遲 時間的變化的半導體器件。


結合附圖從某些優選實施例的下列描述，本發明的上述及其他目 的、優點和特點將更加明顯，其中
圖1是示出根據本發明實施例的半導體器件的構造的框圖2是示出根據本發明實施例的外圍電路的構造的示例的框圖3是示出根據本發明實施例的單元陣列核心(core)的構造的示
意圖4A和4B是示出根據本發明實施例的延遲電路的示例的電路
圖5是根據本發明實施例的半導體器件的時序調整方法的時序
圖6是根據本發明實施例的半導體器件的時序調整方法的時序
圖7是根據本發明實施例的半導體器件的時序調整方法的時序
圖8是示出根據本發明實施例的延遲確定部件的構造的另一示例 的框圖9是示出根據本發明實施例的延遲電路的另一示例的電路以及
圖IO是示出根據本發明實施例的延遲電路的再一示例的電路圖。
具體實施例方式
下面，將參考附圖詳細描述根據本發明的半導體器件。
7圖1是示出根據本發明實施例的半導體器件的構造的框圖。半導 體器件1被示例為存儲器或混合存儲器LSI (大規模集成電路)。半導
體器件1包括單元陣列核心3和外圍電路4。單元陣列核心3和外圍電 路4用作存儲器并被示例為DRAM核心。
單元陣列核心3在外圍電路4的控制下存儲數據。對于該控制， 使用來自之后將描述的外圍電路4的控制電路7的時序信號。單元陣 列核心3具有多個單元陣列核心3-1至3-n (n是自然數)。下面，這 些核心可以被僅僅稱為單元陣列核心3，除非它們需要被特別地區分。 單元陣列核心3包括單元陣列(Cell) 51、字線驅動部件(WD) 52和 讀出放大器部件(SA) 53。單元陣列51包括矩陣中的多條字線WL、 多條位線BL和布置在多條字線WL與多條位線BL (Bit)的交叉點處 的多個單元36。字線驅動部件52具有字線驅動電路21、位線預充電 電路22和行解碼器(未示出)。讀出放大器部件53具有多個讀出放 大器和讀出放大器驅動電路23。
圖3是示意地示出本實施例中的單元陣列核心的構造的電路圖。 單元陣列核心3具有位線Bit (T)和Bit (N)、字線WL、存儲單元 36、預充電控制線PDL、讀出放大器控制線SAP和SAN、字線驅動電 路31、位線預充電驅動電路32、讀出放大器驅動電路33、讀出放大器 34和預充電電路37。
位線Bit (T)和Bit (N)在Y方向上延伸。位線Bit (T)和Bit (N)通過外圍電路4的列解碼器(未示出)來進行選擇。字線WL在 正交于Y方向的X方向上延伸并被連接到字線驅動電路21。字線WL 通過行解碼器(未示出)進行選擇。存儲單元36被設置在位線Bit(T)' 和Bit (N)與字線WL的交叉點。存儲單元36包括選擇晶體管Qc和 單元電容Cs。字線驅動電路31將用于驅動存儲單元36的選擇晶體管Qc的電壓 (對于高狀態為VPP (例如，2.5V)并且對于低狀態為VKK (例如， 0.4V))提供到字線WL。讀出放大器驅動電路33通過讀出放大器控 制線SAP、 SAN分別將用于驅動讀出放大器34的電壓(高側VDD (例 如，1.0V)和低側GND (例如，0V))提供到讀出放大器34。基于從 讀出放大器驅動電路33或其它控制電路提供的控制信號cps和Aps，讀 出放大器34檢測一對位線Bit (T)和Bit (N)之間的電壓差并放大該 差值。基于該放大的電勢差，讀取存儲單元36中的數據。預充電電路 37將該對位線Bit (T)和Bit (N)預充電到基準電壓VDD/2。位線預 充電控制電路32通過預充電控制線PDL將用于驅動預充電電路37的 電壓(對于高狀態為VPD (例如，1.2V)并且對于低狀態為GND (例 如，0V))提供到預充電電路37。如下所述，通過來自外圍電路4的 控制電路7的控制信號，控制提供上面的每個電壓所處的時序。
再次參考圖1，半導體器件1中包括的外圍電路4控制單元陣列 核心3。外圍電路4具有BIST(內建自測(Built In Self Test))電路5、 程序電路6、控制電路7和I/0部件8。
控制電路7控制單元陣列核心3的操作。控制電路7具有延遲部 件7a (之后將描述)用于產生時序信號，該時序信號用于控制每個電 路的操作。延遲部件7a基于內部設置產生通過由延遲電路延遲諸如外 部時鐘信號的輸入信號獲得的時序信號(例如，Sl、 S2、 S3、 T)。產 生的時序信號Sl至S3被輸出到單元陣列核心3，并且產生的時序信號 T被輸出到BIST電路5。
BIST電路5測試半導體器件1的操作。BIST電路5包括延遲確 定部件5a(之后將描述)，用于基于由延遲部件7a產生的時序信號T 確定時序信號T的延遲狀態。該延遲狀態由，例如，延遲量的大小和 程度以及與輸入信號的相關性來表示。時序信號T的延遲狀態對應于 時序信號Sl至S3的延遲狀態。已確定的延遲狀態被輸出到程序電路6。程序電路6執行半導體器件1的每個電路的編程。程序電路6包
括延遲程序電路6a，用于基于由延遲確定部件5a確定的延遲狀態產生 將延遲部件7a的內部設置改變為最優值的延遲改變信號K。延遲程序 電路6a輸出延遲改變信號K到延遲部件7a。延遲部件7a根據延遲改 變信號K改變延遲電路中的信號延遲量。
I/O部件8輸入數據到單元陣列核心并從單元陣列核心3輸出數 據。I/O部件8包括列解碼器和I/O緩沖器(未示出)。
圖2是示出根據本實施例的外圍電路構造的示例的框圖。外圍電 路4包括控制電路7中的延遲部件7a、 BIST電路5中的延遲確定部件 5a以及程序電路6中的延遲程序電路6a。
延遲部件7a包括彼此串聯連接的多個延遲電路11，以產生用于控 制各個電路的操作的多個時序信號。每個延遲電路11中的輸入信號的 延遲量能夠被獨立地設置。在圖2中所示的示例中，包括延遲電路11-1 至11-3。但是，本發明的延遲電路的數目不局限于該示例，并且可以 包括任何數目的延遲電路。B卩，基于作為輸入信號的時鐘信號Cl，延 遲電路11-1通過根據內部設置延遲時鐘信號Cl產生時序信號Sl。然 后，時序信號Sl被輸出到單元陣列核心3，例如，作為用于字線驅動 電路31中的字線WL的時序信號。在該時序，字線WL的電壓(WORD) 從VKK升壓到VPP。
基于時序信號Sl，延遲電路11-2通過根據內部設置延遲時序信號 S1產生時序信號S2。然后，時序信號S2被輸出到單元陣列核心3，例 如，作為讀出放大器使能信號SE (cps， Aps)和用于讀出放大器驅動電 路33的讀出放大器控制線SAP和SAN的時序信號。在該時序，位線 Bit (T)和Bit (N)的電壓BIT被升壓至VDD和降低至GND，從而 讀取數據。基于時序信號S2，延遲電路11-3通過根據內部設置延遲時序信號
S2產生時序信號S3。然后，時序信號S3被輸出到單元陣列核心3，例 如，作為用于字線驅動電路31的字線WL的時序信號、用于讀出放大 器控制線SAP和SAN的時序信號以及用于位線預充電控制電路32的 預充電控制線PDL的時序信號(EQ)。在該時序，字線WL的電壓 (WORD)從VPP降低至VKK，并且位線Bit (T)禾CI Bit (N)的電 壓BIT被預充電至VDD/2。
圖4A是示出根據本實施例的延遲電路的示例的電路圖。如圖4A 中所示，延遲電路11具有電阻控制部件41和彼此串聯連接的第一級 中的電路和第二級中的電路。
基于來自延遲程序電路6a的延遲改變信號K (之后將描述)，電 阻控制部件41產生控制信號Kl (Kll至Kip)并提供控制信號Kl到 電阻部件42-l，并且產生控制信號K2 (K21至K2p)并提供控制信號 K2到電阻部件42-2。電阻控制部件41預先具有表示延遲改變信號K 和控制信號K1 (Kll至Klp)以及控制信號K2 (K21至K2p)之間的 關系的數據。
第一級中的電路包括第一反相器INV1、電阻部件42-l和MOS電 容器。第一反相器INV1是CMOS型反相器并具有PMOS晶體管MP101 和NMOS晶體管MN101。黑點表示較低(lower)閾值電壓型晶體管。 PMOS晶體管MP101的源極被連接到電源VDD。NMOS晶體管MN101 的源極被連接到電源GND。 NMOS晶體管MN101的柵極和PMOS晶 體管MP101的柵極的公共連接被連接到輸入端IN，并且NMOS晶體 管MN101的漏極和PMOS晶體管MP101的漏極的公共連接被連接到 電阻部件42-l的一端。
例如，如圖4B中所示，電阻部件42-l包括主電阻R0和校正電阻Rl至Rp (p是自然數)。主電阻R0和校正電阻R1至Rp被彼此串聯 連接。主電阻R0確定電阻部件42-1的主電阻值。校正電阻Rl至Rp 分別被并聯連接到晶體管TrR1至TrRP。來自電阻控制部件41的控制信 號Kll至Klp分別被提供給晶體管TrR1至TrRP的柵極。基于控制信號 Kll至Klp，晶體管Tr5u至TrRp分別選擇或不選擇校正電阻Rl至Rp。 結果，與R0+ (被晶體管選擇的電阻的電阻值的總和) 一樣，能夠使 得電阻部件42-l的電阻值可以變化。
MOS電容器具有PMOS晶體管MP103。 PMOS晶體管MP103的 柵極被連接到電阻部件42-1的另一端，并且PMOS晶體管MP103的 源極和漏極被連接到電源電壓VDD作為PMOS晶體管MP103的基底 柵極電勢。
第二級中的電路包括第二反相器INV2、電阻部件42-2和MOS電 容器。第二反相器INV2是CMOS型反相器并具有PMOS晶體管MP102 和NMOS晶體管MN102。 PMOS晶體管MP102的源極被連接到電源 VDD。 NMOS晶體管MN102的源極被連接到電源GND。 NMOS晶體 管MN102的柵極和PMOS晶體管MP102的柵極的公共連接被連接到 PMOS晶體管MP103的柵極和電阻部件42-1之間的連接點，并且 NMOS晶體管MN102的漏極和PMOS晶體管MP102的漏極的公共連 接被連接到電阻部件42-2的一端。
由于電阻部件42-2與電阻部件42-1除了下述不同之外相同，即不 同之處在于從電阻控制部件41提供控制信號K21至K2p而不是控制信 號Kll至Klp，因此省略對其的描述。結果，與R0+(被晶體管選擇 的電阻的電阻值的總和) 一樣，電阻部件42-2的電阻值能夠被使得可 以變化。MOS電容器具有MOS晶體管MN103。 MOS晶體管MN103 的柵極被連接到電阻部件42-2的另一端和輸出端OUT,并且MOS晶 體管MN103的源極和漏極被連接到接地電源GND作為NMOS晶體管 NM103的基底柵極電勢。在延遲電路11中，第一反相器INV1反轉提供給輸入端IN的信
號并輸出反轉后的信號，然后，第二反相器INV2反轉第一反相器INV1 的輸出，并輸出反轉后的信號。由此，從輸出端OUT輸出根據提供給 輸入端IN的信號延遲的與輸入信號同相的信號。盡管圖4A示出了兩 級反相器，但是也可以使用四級或六級反相器。當延遲電路要將與提 供給輸入端IN的信號相反相位的信號輸出時，使用奇數級反相器。
延遲電路11與日本專利3,866,594中描述的延遲電路除了以下方 面之外相同，即電阻部件42的電阻值可變(提供了電阻部件42-1和 42-2以及電阻控制部件41)。由于延遲電路集成了電阻元件作為延遲 元件，因此能夠抑制延遲電路中電源電壓VDD和晶體管的閾值電壓 Vth的變化的影響。
參考圖2,延遲確定部件5a具有延遲信號產生部件23和延遲評估 部件20。延遲信號產生部件23順序地延遲從延遲部件7a輸出的最后 時序信號S，并產生多個延遲信號T。但是，多個延遲信號T由多個延 遲單元21產生，并且多個延遲單元21的輸出是多個延遲信號T。
在圖2中所示的示例中，來自三個延遲單元22-1至22-3的輸出被 定義為三個延遲信號T1至T3。 g卩，延遲單元21-1延遲作為最后的時 序信號S3的時序信號T。延遲單元21-1的輸出是延遲信號Tl。延遲 單元21-2延遲延遲信號T1。延遲單元21-2的輸出是延遲信號T2。延 遲單元21-3延遲延遲信號T2。延遲單元21-3的輸出是延遲信號T3。 但是，本發明的延遲單元的數目不限于該示例，并且可以使用任何數 目的延遲單元來產生任何數目的延遲信號。
延遲評估部件20基于多個延遲信號T在某一時間點確定多個延遲 信號T中的每一個的延遲狀態。即，在某一時間點，通過鎖存電路22 同時鎖存多個延遲信號T，并通過確定電路24確定被鎖存的信號的值。
13在圖2中所示的示例中，在時鐘信號C2 (從Cl開始1個時鐘之 后的時鐘信號)，分別通過鎖存電路22-1至22-3同時鎖存三個延遲信 號T1至T3，并且被鎖存的信號的值被輸出到確定電路24。例如，當 在某一時間時序信號T (S3)從低變為高時，在自時序信號T起的延 遲單元21-1的延遲量之后，延遲信號Tl從低變為高。在自延遲信號 Tl起的延遲單元21-2的延遲量之后，延遲信號T2從低變為高。在自 延遲信號T2起的延遲單元21-3的延遲量之后，延遲信號T從低變為
此時，取決于當鎖存電路22-1至22-3同時被操作時的時序，以下 四種情況是可能的(l)延遲信號Tl至T3中的任何一個都不變為高， (2)只有延遲信號T1變為高，(3)延遲信號T1和T2變為高，以及 (4)所有延遲信號T1至T3變為高。
確定電路24將關于延遲狀態的數據輸出到程序電路6a， g口，在上 述示例中，在上述情況(1)中，延遲信號(Tl， T2， T3)=延遲狀態 (0， 0， 0)，在上述情況(2)中，延遲信號(Tl， T2， T3)=延遲狀 態(1, 0， 0)，在上述情況(3)中，延遲信號(Tl， T2， T3)=延遲 狀態(1， 1， 0)，以及在上述情況(4)中，延遲信號(Tl， T2， T3) =延遲狀態(1， 1， 1)。
基于從確定電路24輸出的關于延遲狀態的數據，延遲程序電路 6a產生延遲改變信號K用于將預先根據延遲狀態設置的延遲部件7的 內部設置改變為最優值，并輸出該延遲改變信號K到延遲部件7a的每 個延遲電路11。延遲程序電路6a預先具有表示關于延遲狀態的數據和 輸出的延遲改變信號K之間的關系的數據。
基于以下概念設置延遲改變信號K。的時序中的變化導致發生上述多種情況((1)
至(4))。例如，在設計中上述情況(2)中的時序是最優的情況下， 在上述情況(1)中，時序信號S3 (T)的時序太早，在上述情況(3) 中，時序信號S3 (T)的時序太遲，并且在上述情況(4)中的時序信 號S3 (T)的時序與情況(3)中的時序相比太遲。
可以理解，由于由制造變化的影響所引起的延遲電路11-1至11-3 的延遲量中的變化導致發生時序信號S3 (T)的時序中的這種變化。特 別地，在如圖4A和4B所示的使用電阻元件的延遲電路中，由于電源 電壓VDD的影響和晶體管的閾值電壓Vth的影響被抑制，因此制造變 化的影響很大。由此，通過取決于多種情況的每一種，調整每個延遲 電路11-1至11-3的延遲量，能夠優化時序信號S3 (T)的時序(例如， 在上述情況(2)中)。例如，在上述情況(1)中，延遲電路11-1至 11-3中的每一個的延遲量可以減小；在上述情況(3)中，延遲電路11-1 至11-3中的每一個的延遲量可以增加；并且在上述情況(4)中，可以 使延遲電路11-1至11-3中的每一個的延遲量大于情況(3)中的延遲 量。具體地，在上述情況(1)中，延遲改變信號K變為用于減小延遲 電路ii_i至11_3中的每一個的延遲量的信號。在延遲程序電路6a中 預設減小的程度。在上述情況(3)中，延遲改變信號K變為用于增加 延遲電路11-1至11-3中的每一個的延遲量的信號。在延遲程序電路6a 中預設增加的程度。在上述情況(4)中，延遲改變信號K變為用于使 延遲電路11-1至11-3中的每一個的延遲量大于上述情況(3)中的延 遲量的信號。在延遲程序電路6a中預設增加的程度。
基于延遲改變信號K，延遲部件7a的延遲電路11-1至11-3中的 每一個響應于由電阻控制部件41產生的控制信號Kll至Klp和控制信 號K21至K2p，改變電阻部件42-1和42-2。因此，延遲電路11-1至 11-3中的每一個的延遲量被改變。
可以理解，延遲電路11-1至11-3基本上相等地受半導體器件的制造變化的影響。因此，可以理解，因為延遲電路11-1至11-3中的每一 個具有類似的制造變化，因此發生時序信號S3中的變化。在本實施例
中，通過如上所述改變延遲電路11-1至11-3中的每一個的延遲量，能 夠防止由于制造變化的影響導致的延遲電路11-1至11-3的延遲量中的 變化所引起的時序信號S1至S3 (T)的時序中的變化。
根據本發明，如上所述，提供自測電路和調整電路(延遲確定部 件5a和延遲程序電路6a)，以調整由于制造變化引起的延遲電路的器 件特性的變化。即，測試電路(延遲確定部件5a)確定由晶體管元件 和電阻元件中的變化的影響引起的延遲電路的延遲時間變化的狀態。 該結果(延遲量大/小)通過調整電路(延遲程序電路6a)(延遲路徑 被縮短/延長)反饋到延遲電路(延遲電路11-1至11-3)。以此方式， 能夠校正內部時序中的改變(shift)(時序信號S1至S3)。
反饋調整量能夠被存儲在程序電路(延遲程序電路6a)中。每當 包括半導體器件l的設備通電時，存儲在程序電路6a中的數據能夠被 取到延遲電路11-1至11-3中的每一個中。結果，在半導體器件l的制 造過程中以及在半導體器件的使用過程中，能夠在初始測試中調整延 遲電路11-1至11-3。
當單元陣列核心3的存儲區大時，來自具有最小內部余裕的最遠 單元陣列核心(圖1中的單元陣列核心3-l)的內部時序信號T'能夠用 于確定。因此，即使當單元陣列核心3的存儲區大時，延遲電路也能 夠被適當地調整。
接下來，將主要參考圖2和圖5至7描述根據本實施例的半導體 器件的時序調整方法(半導體器件的操作)。圖5至7示出根據本實 施例的半導體器件的時序調整方法中的時序圖。圖5至7的(a)部分 示出了時鐘信號CLK，圖5至7的(b)部分示出了時序信號S1，圖5 至7的(c)部分示出了時序信號S2，并且圖5至7的(d)示出了時
16序信號S3。圖5至7的(e)部分示出了延遲信號Tl，圖5至7的(f) 部分示出了延遲信號T2，并且圖5至7的(g)部分示出了延遲信號 T3。這里，將描述三個時序信號(Sl至S3)和三個延遲信號(Tl至 T3)的情況。
首先，參考圖5，將描述時序信號Sl至S3為最優的情況。如圖5 中所示，時鐘信號CLK被提供給控制電路7的延遲部件7a。在時間t10， 時鐘信號CLK被設為高狀態(第一時鐘Cl)。響應于此，經過時段 All之后，在時間tll，從延遲電路11-1輸出的時序信號Sl被設為高 狀態。時序信號S1的高狀態被傳輸到單元陣列核心3，并且因此，進 行預定的操作。
如上所述，在時間tll，時序信號Sl被設為高狀態。響應于此， 經過時段A12之后，在時間U2，從延遲電路11-2輸出的時序信號S2 被設為高狀態。時序信號S2的高狀態被傳輸到單元陣列核心3，并且 因此，進行預定的操作。
如上所述，在時間tl2，時序信號S2被設為高狀態。響應于此， 經過時段A13之后，在時間tl3，從延遲電路11-3輸出的時序信號S3 被設為高狀態。時序信號S3的高狀態被傳輸到單元陣列核心3，并且 因此，進行預定的操作。
作為時序信號S3的時序信號T被提供給延遲確定部件5a。在時 間tl3，時序信號S3 (時序信號T)被設為高狀態。響應于此，經過時 段Aa之后，在時間tal，從延遲單元21-1輸出的延遲信號T1被設為高 狀態。延遲信號T1的高狀態被傳輸到鎖存電路22-l。
如上所述，在時間tal，延遲信號Tl被設為高狀態。響應于此， 經過時段Ab之后，在時間tbl，從延遲單元21-2輸出的延遲信號T2 被設為高狀態。延遲信號T2的高狀態被傳輸到鎖存電路22-2。如上所述，在時間tbl，延遲信號T2被設為高狀態。響應于此，
經過時段Ac之后，在時間tcl，從延遲單元21-3輸出的延遲信號T3被 設為高狀態。延遲信號T3的高狀態被傳輸到鎖存電路22-3。
與延遲信號TI至T3的狀態無關，在時間t100，在第一時鐘Cl 之后時鐘信號CLK被設為高狀態(第二時鐘C2)。響應于此，在該時 間點，所有鎖存電路22-1至22-3鎖存延遲信號Tl至T3的值。如圖5 中所示，在時間t100，延遲信號(Tl， T2， T3)的狀態是(H， L， L)， 即，(1， 0， 0)。由此，確定電路24將作為延遲信號(Tl， T2, T3) 的狀態的(1， 0， 0)輸出到延遲程序電路6a。
當延遲信號(Tl， T2， T3)的狀態是(1， 0， 0)時，延遲程序 電路6a將預置延遲改變信號K輸出到延遲部件7a。在延遲部件7a中， 延遲電路11-1至11-3中的每一個根據延遲改變信號K調整延遲量。在 此情況下，由于延遲部件7a的延遲量是最優的，因此沒有任何延遲改 變信號K被輸出。因此，延遲部件7a的延遲量沒有被改變，并且保持 最優值。
接下來，將參考圖6描述與時序信號Sl至S3為最優的情況相比 較，時序較早的情況。圖6示出了從t10 (第一時鐘C1)至t23 (時序 信號S3)的時段P1比圖5中的從t10 (第一時鐘C1)至tl3 (時序信 號S3)小Apl的情況。
如圖6中所示，時鐘信號CLK被提供給控制電路7的延遲部件7a。 在時間t10，時鐘信號CLK被設為高狀態(第一時鐘C1)。響應于此， 經過時段A21之后，在時間t21，從延遲電路11-1輸出的時序信號Sl 被設為高狀態。時序信號Sl的高狀態被傳輸到單元陣列核心3，并且 由此，進行預定的操作。如上所述，在時間t21，時序信號Sl被設為高狀態。響應于此，
經過時段A22之后，在時間t22，從延遲電路11-2輸出的時序信號S2 被設為高狀態。時序信號S2的高狀態被傳輸到單元陣列核心3，并且 由此，進行預定的操作。
如上所述，在時間t22，時序信號S2被設為高狀態。響應于此， 經過時段A23之后，在時間t23，從延遲電路11-3輸出的時序信號S3 被設為高狀態。時序信號S3的高狀態被傳輸到單元陣列核心3，并且 由此，進行預定的操作。
作為時序信號S3的時序信號T被提供給延遲確定部件5a。
在時間t23，時序信號S3(時序信號T)被設為高狀態。響應于此， 經過時段Aa之后，在時間ta2，從延遲單元21-1輸出的延遲信號Tl被 設為高狀態。延遲信號T1的高狀態被傳輸到鎖存電路22-l。
如上所述，在時間ta2，延遲信號Tl被設為高狀態。響應于此， 經過時段Ab之后，在時間tb2，從延遲單元21-2輸出的延遲信號T2 被設為高狀態。延遲信號T2的高狀態被傳輸到鎖存電路22-2。
如上所述，在時間tb2，延遲信號T2被設為高狀態。響應于此， 經過時段Ac之后，在時間tc2，從延遲單元21-3輸出的延遲信號T3被 設為高狀態。延遲信號T3的高狀態被傳輸到鎖存電路22-3。
與延遲信號Tl至T3的狀態無關，在時間t100，在第一時鐘Cl 之后時鐘信號CLK被設為高狀態(第二時鐘C2)。響應于此，在該時 間點，所有鎖存電路22-1至22-3鎖存延遲信號Tl至T3的值。如圖6 中所示，延遲信號(Tl， T2， T3)在時間tl00的狀態是(H， H， L)， 即，(1， 1， 0)。由此，確定電路24將作為延遲信號(Tl， T2， T3) 的狀態的(1， 1， 0)輸出到延遲程序電路6a。當延遲信號(Tl， T2， T3)的狀態是(1， 1， 0)時，延遲程序 電路6a輸出預置延遲改變信號K到延遲部件7a。在延遲部件7a中， 延遲電路11-1至11-3中的每一個根據延遲改變信號K調整延遲量。在 此情況下，由于延遲部件7a的延遲量是比最優值早的值，因此輸出用 于增加延遲部件7a的延遲電路11-1至11-3中的每一個的延遲量的延 遲改變信號K。因此，延遲電路11-1至11-3中的每一個的延遲量被增 加到最優量，導致如圖5所示的時序圖。此外，作為改變之前的延遲 信號的狀態，(1， 1， 0)被存儲在延遲程序電路6a中。
在半導體器件l中的制造變化的情況下，如圖6中所示，能夠假 定處于類似比例中的以下關系A2KM1， A22〈A12和A23〈A13。即， 與最優情況相比，時序信號S1、 S2、 S3更早地被設為高狀態。在此情 況下，如上所述，根據延遲改變信號K，延遲電路11-1至11-3中的每
一個的延遲量能夠被改變為最優量。
此外，即使當個別器件中存在制造變化并保持以下關系△ 21+A22+A23<A11+A12+A13 ， 盡管不是A2KA11, A22<A12并且 A23<A13，但是通過根據延遲改變信號K改變延遲電路11-1至11-3中 的每一個的延遲量，時序信號能夠更接近最優量，如上述情況中一樣。
接下來，參考圖7，將描述與時序信號Sl至S3為最優的情況相 比，時序更遲的情況。在圖7中，從t10 (第一時鐘C1)至t33 (時序 信號S3)的時段P2比圖5中從t10 (第一時鐘Cl)至tl3 (時序信號 S3)的時段大Ap2。如圖7中所示，時鐘信號CLK被提供給控制電路7 的延遲部件7a。在時間t10，時鐘信號CLK被設為高狀態(第一時鐘 Cl)。響應于此，經過時段A31之后，在時間t31，從延遲電路11-1 輸出的時序信號Sl被設為高狀態。時序信號Sl的高狀態被傳輸到單 元陣列核心3，并且由此，進行預定的操作。如上所述，在時間t31，時序信號Sl被設為高狀態。響應于此，
經過時段A32之后，在時間t32，從延遲電路11-2輸出的時序信號S2 被設為高狀態。時序信號S2的高狀態被傳輸到單元陣列核心3，由此， 進行預定的操作。如上所述，在時間t32，時序信號S2被設為高狀態。 響應于此，經過時段A33之后，在時間t33，從延遲電路11-3輸出的時 序信號S3被設為高狀態。時序信號S3的高狀態被傳輸到單元陣列核 心3，并且由此，進行預定的操作。
作為時序信號S3的時序信號T被提供給延遲確定部件5a。在時 間t33，時序信號S3 (時序信號T)被設為高狀態。響應于此，經過時 段Aa之后，在時間ta3，從延遲單元21-1輸出的延遲信號Tl被設為高 狀態。延遲信號T1的高狀態被傳輸到鎖存電路22-l。
如上所述，在時間ta3，延遲信號Tl被設為高狀態。響應于此， 經過時段Ab之后，在時間tb3，從延遲單元21-2輸出的延遲信號T2 被設為高狀態。延遲信號T2的高狀態被傳輸到鎖存電路22-2。同樣， 如上所述，在時間tb3，延遲信號T2被設為高狀態。響應于此，經過 時段Ac之后，在時間tc3，從延遲單元21-3輸出的延遲信號T3被設為 高狀態。延遲信號T3的高狀態被傳輸到鎖存電路22-3。
與延遲信號Tl至T3的狀態無關，在時間t100，在第一時鐘Cl 之后時鐘信號CLK被設為高狀態(第二時鐘C2)。響應于此，在該時 間點，所有鎖存電路22-1至22-3鎖存延遲信號T1至T3的值。如圖7 中所示，延遲信號(Tl， T2， T3)在時間U00的狀態是(L， L， L)， 即，(0， 0， 0)。并且由此，確定電路24將作為延遲信號(Tl， T2， T3)的狀態的(0， 0， 0)輸出到延遲程序電路6a。
當延遲信號(Tl， T2， T3)的狀態是(0， 0， 0)時，延遲程序 電路6a將預置的延遲改變信號K輸出到延遲部件7a。在延遲部件7a 中，延遲電路11-1至11-3中的每一個基于延遲改變信號K調整延遲量。在此情況下，由于延遲部件7a的延遲量大于最優量，因此輸出用于減 小延遲部件7a的延遲電路11-1至11-3中的每一個的延遲量的延遲改 變信號K。由此，延遲電路11-1至11-3中的每一個的延遲量被減少到 最優量，導致如圖5中所示的時序圖。此外，作為在改變之前的延遲 信號的狀態，(0， 0， 0)被存儲在延遲程序電路6a中。
在半導體器件1中的制造變化的情況下，可以假定處于類似比例 的以下關系A31〉A11， A32〉A12和A33〉A13。即，與最優情況相比， 更遲地將時序信號S1、 S2、 S3設為高狀態。在此情況下，如上所述， 能夠根據延遲改變信號K，將延遲電路11-1至11-3中的每一個的延遲 量改變為最優量。此外，即使當個別器件中存在制造變化并保持以下 關系A31+A32+A33>A11+A12+A13，盡管不是A31〉A11， A32>A12禾口 A33〉A13時，通過根據延遲改變信號K，改變延遲電路11-1至11-3中 的每一個的延遲量，時序信號能夠更接近最優量，與上述情況中一樣。
如上所述，執行根據本實施例的半導體器件的時序調整方法。
但是，圖5中的時段P0、圖6中的時段P1以及圖7中的時段P2， 每個是，例如，l個時鐘時段PcLK (從t10 (第一時鐘C1)至UOO (第 二時鐘C2)的時段)的卯％或更大、大多為95%或更大。另一方面， 延遲信號(Aa+Ab+Ac)的延遲時段是，例如，時鐘時段PCLK的10%或 更小，大部分為5%或更小。因此，與延遲部件7a (延遲電路11-1至 11-3)相比較，延遲確定部件5a (延遲單元21-1至21-3)中的制造變 化可以被忽略。
此外，優選地，引起延遲的延遲單元21-1至21-3中的每一個的元 件彼此相同，更優選地，所述元件位于互相靠近的位置。結果，由于 不必考慮延遲單元21-1至21-3中的制造變化，因此能夠獲得更精確的 評估。
22此外，引起延遲的延遲電路11-1至11-3和延遲單元21-1至21-3
中的元件形成為具有彼此相同的構造。結果，由于不必考慮延遲電路
11-1至11-3和延遲單元21-1至21-3中的制造變化，因此能夠獲得更 精確的評估。
在上述實施例中，當延遲信號(Tl， T2， T3)的狀態是(0， 0， 0)時，如圖7中所示，因為延遲量太大，因此延遲量不會通過一次調 整變為最優量。在此情況下，當延遲信號(Tl， T2， T3)的狀態是(0， 0， 0)時，能夠被設置為進行再調整。類似地，盡管未示出，當延遲 信號(Tl， T2， T3)的狀態是(1， 1， 1)時，由于延遲量太小，因此 延遲量不會通過一次調整變為最優量。在此情況下，當延遲信號(Tl， T2， T3)的狀態是(1， 1， 1)時，能夠被設置為進行再調整。
與延遲信號(Tl， T2， T3)的狀態是(0， 0， 0)或(1， 1， 1)
的情況一樣，為了處理在評估時難以指定延遲量的情況，可以進一步 將加延遲單元21的數目增加，以便于覆蓋制造變化的范圍。圖8示出 了這樣的示例。
圖8是示出根據本實施例的延遲確定部件的構造的另一示例的框 圖。延遲確定部件5b具有延遲信號產生部件23a和延遲評估部件20a。 延遲信號產生部件23a通過使用多個延遲單元21-l至21-m，順序地延 遲從延遲部件7a輸出的最后時序信號S，并產生多個延遲信號Tl至 Tm。在某一時間點(例如，第二時鐘C2)，延遲評估部件20a分別通 過鎖存電路22-1至22-m同時鎖存多個延遲信號Tl至Tm，并通過確 定電路24確定被鎖存的信號的值。
由于制造變化(例如，Apl， Ap2)導致圖5中所示的時段P0中 的延遲量(延遲時間)的變化約為±10%。由此，延遲單元的數目(m) 和各自的延遲時間(Al， A2， ...， Am)可以被設為使得延遲單元21-1 至21-m中的延遲時間A1至Am的總和(=Al+A2+...+Am)會等于上述±10%。
在此情況下，由確定電路24掌握(grasp)的延遲信號(Tl， T2，...， Tm-l， Tm)的延遲狀態能夠落入(1， 1，…，1， 0)至(1， 0，…，0， 0)的范圍內。在此情況下，能夠取決于"1"的行和"0"的行之間的 邊界位置確定延遲量的狀態。即，能夠在一次評估中掌握延遲狀態(延 遲量大/小及其程度)。例如，當"1"的數目基本上等于"0"的數目 時，該數目被假設為最優量。當"1"的數目大于最優量時，延遲量能 夠被認為小(延遲路徑短)，并且當"0"的數目大于最優量時，延遲 量能夠被認為大(延遲路徑長)。此外，能夠取決于這些情況中的"1" 或"0"的數目獲得延遲量(與最優量相關的延遲路徑的長度)。
此時，當多個延遲狀態(1， 1，…，1， 0)至(1， 0，…，0， 0) 中的任意一個被改變(shift)為另一延遲狀態時，延遲程序電路6a預 先存儲表示延遲改變信號K的數據。結果，延遲部件7a(多個延遲電 路11)的延遲量能夠通過由延遲程序電路6a基于通過一次評估正確掌 握的延遲狀態進行的一次調整而改變為需要的量(例如，最優量)。 即，能夠使得延遲量極其接近于特定的需要的量，而不是僅落入容許 的范圍內。在此情況下，需要的量不必是最優量，并且能夠取決于單 元陣列核心3的狀態而使得大于或小于最優量。
此時，優選地，引起延遲量的延遲單元21-1至21-m的元件被形 成為具有相同的構造。因此，從多個延遲狀態(1， 1， ...， 1， 0)至(1， 0， ...， 0， 0)中的任意一個到另一延遲狀態的改變能夠被認為是"1" 的數目(或"0"的數目)中的兩種延遲狀態之間的差值。因此，能夠 減小存儲在延遲程序電路6a中的數據的量。
應當注意，延遲電路11(圖4A)僅僅是示例，可以具有其它構造， 只要它能夠抑制延遲電路中晶體管的閾值電壓Vth變化和電源電壓 VDD的變化的影響。例如，可以釆用如圖4B中所示的并入電阻元件作為延遲電阻的延遲電路。
圖9是示出根據本實施例的延遲電路的另 一示例的電路圖。
在圖9中，與圖4A中相同的組件被分配相同的參考標號。延遲電 路lla與圖4A中的延遲電路11的不同之處在于，與延遲路徑分離地 提供復位電路。即，參考圖9，延遲電路lla還包括PMOS晶體管MP104、 反相器INV01和NMOS晶體管MN104。 PMOS晶體管MP104具有連 接到電源VDD的源極、連接到電阻部件42-1和MOS電容器MP103 的柵極之間的連接節點的漏極以及與輸入信號連接的柵極。反相器 INV01接收輸入信號并輸出其反轉的信號。NMOS晶體管MN104具有 連接到GND的源極、連接到電阻部件42-2和MOS電容器MN103的 柵極之間的連接節點的漏極以及連接到反相器INV01的輸出信號的柵 極。
圖IO是示出根據本實施例的延遲電路的再一示例的電路圖。在圖 10中，延遲電路lib包括第一反相器INV1、 PMOS電容器MP203、 NMOS電容器MN203、第二反相器INV2、 PMOS電容器MP204和 NMOS電容器NM204。 PMOS電容器MP203被連接在電阻部件42-1 的一端和電源VDD之間，其中所述電阻部件42-1的另一端被連接到 第一反相器INV1的輸出端。NMOS電容器MN203連接在電阻部件42-1 的一端和接地電源GND之間。PMOS電容器MP203被連接在電阻部 件42-2的一端和電源VDD之間，其中所述電阻部件42-2的另一端被 連接到第二反相器INV2的輸出端。NMOS電容器NM204連接在電阻 部件42-2的一端和接地電源GND之間。
這些延遲電路lla和lib與日本專利No. 3,866,594中描述的延遲 電路除了以下方面之外相同，即不同之處在于電阻部件的電阻值是可 變的(提供電阻部件42-1和42-2以及電阻控制部件41)。由于這些延 遲電路并入有電阻元件作為延遲元件，因此能夠抑制延遲電路中晶體
25管的閾值電壓Vth的變化和電源電壓VDD的變化的影響。
盡管上面結合本發明的若干實施例描述了本發明，但是本領域的 技術人員將了解提供那些實施例僅僅用于說明本發明，并且不應該基 于所述實施例以限制意義理解本申請的權利要求。
權利要求
1.一種半導體器件，包括延遲電路，所述延遲電路被構造為基于內部設置數據延遲輸入信號，以輸出作為時序信號；延遲確定部件，所述延遲確定部件被構造為基于多個延遲信號確定通過延遲時序信號獲得的多個延遲信號中的每一個的延遲狀態；以及程序部件，所述程序部件被構造為基于延遲狀態改變內部設置數據。
2. 根據權利要求l所述的半導體器件，其中所述延遲確定部件包括延遲信號產生部件，所述延遲信號產生部件被構造為順序地延遲 所述時序信號以產生多個延遲信號；以及延遲評估部件，所述延遲評估部件被構造為基于多個延遲信號確 定多個延遲信號中的每一個的延遲狀態。
3. 根據權利要求2所述的半導體器件，其中所述延遲信號產生部 件包括n個延遲單元，其中n是自然數，并且所述n個延遲單元中的第一個延遲單元延遲時序信號以產生第一 延遲信號，并且所述n個延遲單元的第i個延遲單元延遲第(i-l)個延遲信號以 產生第i個延遲信號，其中i是滿足2^Kn的整數。
4. 根據權利要求3所述的半導體器件，其中所述延遲評估部件確 定在預定時序所述n個延遲單元中的每一個的輸出狀態作為延遲狀態。
5. 根據權利要求3所述的半導體器件，其中在所述n個延遲單元 當中，用于延遲信號的組件基本上相同。
6. 根據權利要求5所述的半導體器件，其中在所述n個延遲單元 和所述延遲電路當中，所述組件基本上相同。
7. 根據權利要求1至6的任意一項所述的半導體器件，其中所述 延遲電路包括延遲輸入信號的電阻器件。
8. 根據權利要求1至6的任意一項所述的半導體器件，其中所述 程序部件還基于內部設置數據的改變之后實現的延遲狀態來改變內部 設置數據，從而時序信號接近最優信號。
9. 一種調整半導體器件的時序的方法，包括 通過延遲電路基于內部設置數據延遲輸入信號，以輸出作為時序信號；基于多個延遲信號確定通過順序地延遲時序信號獲得的多個延遲 信號中的每一個的延遲狀態；以及基于延遲狀態改變內部設置數據，從而時序信號接近最優信號。
10. 根據權利要求9所述的方法，其中所述確定包括 通過順序地延遲時序信號，產生多個延遲信號；以及 基于多個延遲信號，確定多個延遲信號中的每一個的延遲狀態。
11. 根據權利要求IO所述的方法，其中所述產生包括通過由n個延遲單元中的第一個延遲單元延遲時序信號，產生第 一延遲信號，其中n是自然數；以及通過由所述n個延遲單元中的第i個延遲單元延遲第(i-l)個延 遲信號，產生第i個延遲信號，其中i是滿足2SSn的整數。
12. 根據權利要求11所述方法，其中所述確定包括 確定在預定時序所述n個延遲單元的輸出中的每一個的狀態作為延遲狀態。
13. 根據權利要求11所述的方法，其中所述n個延遲單元中的每 一個產生相同時段的延遲。
14. 根據權利要求9至13的任意一項所述的方法，還包括 基于所述改變內部設置數據之后實現的延遲狀態來改變內部設置數據，從而時序信號接近最優信號。
15. —種半導體器件，包括第一電路，所述第一電路被構造為根據輸入信號產生多個輸出信號；以及確定電路，所述確定電路被構造為基于預定時段期間多個輸出信 號的狀態來調整輸入信號。
全文摘要
本發明提供一種半導體器件和用于半導體器件的時序調整方法。在半導體器件中，延遲電路被構造為基于內部設置數據延遲輸入信號以輸出作為時序信號。延遲確定部件被構造為基于多個延遲信號，確定通過延遲時序信號獲得的多個延遲信號中的每一個的延遲狀態。程序部件被構造為基于延遲狀態改變內部設置數據。
文檔編號H03K19/003GK101557212SQ200910133520
公開日2009年10月14日 申請日期2009年4月10日 優先權日2008年4月10日
發明者高橋弘行 申請人:恩益禧電子股份有限公司