本技術實施例涉及晶體管，尤其涉及一種邏輯電路及其驅動方法、數字芯片和電子設備。

背景技術：

1、邏輯電路中的最小單元是邏輯門電路，例如與門、或門、非門。邏輯門電路中包括互補金屬氧化物場效應晶體管(complementary?metal-oxide-semiconductor?fieldeffect?transistor，cmosfet)，相關技術中，存在cmosfet動態功耗高的問題。

技術實現思路

1、本技術實施例的目的在于提供一種邏輯電路及其驅動方法、數字芯片和電子設備。

2、為了實現上述目的，本技術實施例提供如下方案：

3、一方面，提供一種邏輯電路，包括：第一p型晶體管和第一n型晶體管，所述第一p型晶體管的控制端和所述第一n型晶體管的控制端均與輸入信號端連接，所述第一p型晶體管的第一端與電源信號端連接，所述第一p型晶體管的第二端和所述第一n型晶體管的第一端均與輸出信號端連接，所述第一n型晶體管的第二端與接地端連接；第一p型晶體管和第一n型晶體管均為超陡晶體管；所述輸入信號端所傳輸的輸入信號的電壓和所述輸出信號端所傳輸的輸出信號的電壓，均小于所述電源信號端所傳輸的電源信號的電壓。

4、本技術實施例提供的邏輯電路，第一p型晶體管和第一n型晶體管均為超陡晶體管。如此，使得第一p型晶體管和第一n型晶體管可以在較小柵極電壓(如0.5v-1v)的控制下實現開關特性。在此基礎上，可以控制輸入信號端所傳輸的輸入信號的電壓和輸出信號端所傳輸的輸出信號的電壓，均小于電源信號端所傳輸的電源信號的電壓，如此，配合超陡晶體管的特性(即在較小柵極電壓的控制下實現開關的特性)，使得本技術實施例提供的邏輯電路可以在不滿擺幅的情形下運轉，從而可以降低邏輯電路的動態功耗。

5、在一些實施例中，所述輸入信號和所述輸出信號反相，且均在目標電壓范圍內擺動；所述目標電壓范圍的下限值大于0v，上限值小于所述電源信號的電壓。如此設置，使得輸入信號和輸出信號可以在目標電壓范圍內(即不滿擺幅情形下)對稱地擺動，從而可以形成穩定的輸出電壓，并且由于所述目標電壓范圍的下限值大于0v，上限值小于電源信號的電壓，使得第一p型晶體管和第一n型晶體管均具有一定的開啟電壓，如此有利于使第一p型晶體管和第一n型晶體管實現更小的柵極電壓控制。

6、在一些實施例中，所述目標電壓范圍的下限值，等于所述電源信號的電壓與所述目標電壓范圍的上限值之差。如此設置，使得第一p型晶體管和第一n型晶體管具有相同的開啟電壓，容易實現將第一p型晶體管和第一n型晶體管匹配使用。

7、在一些實施例中，所述目標電壓范圍的上限值與下限值之差大于0.3v，所述電源信號的電壓與所述目標電壓范圍的上限值之差小于1.8v。如此設計，使得邏輯電路在對標28nm晶體管節點、vdd＝1.05v時，具有較大的功耗收益。

8、在一些實施例中，所述目標電壓范圍的上限值與下限值之差大于0.3v，所述電源信號的電壓與所述目標電壓范圍的上限值之差小于1.05v。如此設計，使得邏輯電路在對標14nm晶體管節點、vdd＝0.8v時，具有較大的功耗收益。

9、在一些實施例中，所述目標電壓范圍的上限值與下限值之差大于0.3v，所述電源信號的電壓與所述目標電壓范圍的上限值之差小于0.8v。如此設計，使得邏輯電路在對標2nm晶體管節點、vdd＝0.7v時，具有較大的功耗收益。

10、在一些實施例中，邏輯電路還包括第二p型晶體管和第二n型晶體管；所述第二n型晶體管為超陡晶體管；所述第二p型晶體管為非超陡晶體管；所述第二p型晶體管串聯在所述第一p型晶體管的第一端與所述電源信號端之間；所述第二n型晶體管與所述第一n型晶體管并聯在所述輸出信號端與所述接地端之間；所述第二p型晶體管的控制端和所述第二n型晶體管的控制端均與第一信號控制端連接。本實施例中，可以由第一p型晶體管、第一n型晶體管、第二p型晶體管和第二n型晶體管組成或非門電路，并且，由于靠近電源信號端處串聯一個非超陡晶體管(普通pmos)，其他都用超陡晶體管，使得從輸出信號端和電源信號端間串聯路線經過且只經過一個超陡晶體管，也即只承擔一次由超陡晶體管(p型)開啟的電壓差vdmin＝vdd-v1(此處，vdd為電源信號的電壓，v1為目標電壓范圍的上限值，普通pmos不存在開啟電壓差)，使得輸出信號端在輸出高電壓時可以穩定在v1(如目標電壓范圍的上限值)。

11、在一些實施例中，邏輯電路還包括第三p型晶體管和第三n型晶體管；所述第三p型晶體管為超陡晶體管；所述第三n型晶體管為非超陡晶體管；所述第三n型晶體管串聯在所述第一n型晶體管的第二端與所述接地端之間；所述第三p型晶體管與所述第一p型晶體管并聯在所述輸出信號端與所述電源信號端之間；所述第三n型晶體管的控制端和所述第三p型晶體管的控制端均與第二信號控制端連接。

12、本實施例中，由第一p型晶體管、第一n型晶體管、第二p型晶體管和第二n型晶體管組成或非門電路。并且由于靠近接地端處串聯一個非超陡晶體管(普通nmos)，其他都用超陡晶體管，使得從輸出信號端和接地端間串聯路線經過且只經過一個超陡晶體管，也即只承擔一次由超陡晶體管(n型)開啟的電壓差vdmin＝v0(此處，v0為目標電壓范圍的下限值，普通nmos不存在開啟電壓差)，使得輸出信號端在輸出高電壓時可以穩定在v0(如目標電壓范圍的下限值)。

13、在一些實施例中，所述電源信號端與所述輸出信號端之間的每條線路上的所述超陡晶體管的數量、以及所述接地端與所述輸出信號端之間的每條線路上的所述超陡晶體管的數量，均相等。例如，可以均為一個、兩個或多個等。本實施例中，使得所述電源信號端與所述輸出信號端之間的每條線路、以及所述接地端與所述輸出信號端之間的每條線路經過的超陡晶體管的數量相同，從而具有相同的電壓損失，因此更容易實現信號匹配，如此，例如可以使得輸出信號端在輸出高電壓時可以穩定在v1(如目標電壓范圍的上限值)，輸出信號端在輸出高電壓時可以穩定在v0(如目標電壓范圍的下限值)。

14、在一些實施例中，所述超陡晶體管被配置為在柵極電壓小于0.5v、源漏電壓小于1v且大于柵極電壓的情形下，具有大于104的電流開關比。此處，例如可以通過底柵加壓(改變偏置電壓)、調節柵極功函數等方式，使超陡晶體管達到這一性能。進一步的，將其應用在邏輯電路中，由于柵極電壓可以更小，因此具有更高的靈敏度，有利于進一步降低功耗。

15、在一些實施例中，所述超陡晶體管的idvd曲線具有大于0v的開啟電壓。如此設計，使得超陡晶體管的柵極電壓可以更小，此時在非滿擺幅情形下工作時，有利于進一步降低功耗。

16、在一些實施例中，所述邏輯電路包括逆變電路、級聯緩沖器電路、傳輸門電路、鎖存器電路、觸發器電路、以及靜態隨機存儲器電路中的任一種。

17、另一方面，提供一種邏輯電路的驅動方法，應用于前面任一項所述的邏輯電路，所述驅動方法包括：控制所述輸入信號端所傳輸的輸入信號的電壓和所述輸出信號端所傳輸的輸出信號的電壓，均小于所述電源信號端所傳輸的電源信號的電壓。如此，使得本技術實施例提供的邏輯電路可以在不滿擺幅的情形下運轉，從而可以有效的降低邏輯電路的動態功耗。

18、又一方面，提供一種數字芯片，包括如前面任一項實施例所述的邏輯電路。本實施例中，由于數字芯片中包括如上述任一項實施例中的邏輯電路，因此，可以具有與前面對應的全部有益效果，此處不再贅述。

19、又一方面，提供一種電子設備，包括電路板和如前面所述的數字芯片，所述數字芯片安裝于所述電路板。本實施例中，由于電子設備中包括如上述任一項實施例中的數字芯片，數字芯片中包括如上述任一項實施例中的邏輯電路，因此，可以具有與前面對應的全部有益效果，此處不再贅述。