專利名稱：一種移位寄存器單元及陣列基板柵極驅動裝置的制作方法
技術領域：
本發明涉及液晶技術領域，尤其涉及一種移位寄存器單元及陣列基板柵極驅動裝置。
背景技術：
薄膜晶體管液晶顯示器TFT-IXD驅動器主要包括柵極驅動器和數據驅動器，其 中，柵極驅動器將輸入的時鐘信號通過移位寄存器轉換后加在液晶顯示面板的柵線上。柵極驅動電路與TFT的形成具有相同工藝并與TFT —起同時形成在LCD面板上。柵極驅動電路包括具有多級的移位寄存器。每級均連接到相應的柵極線以輸出柵極驅動信號。柵極驅動電路的各級彼此相連，起始信號輸入至各級中的第一級并順序的將柵極驅動信號輸出至柵極線，其中前級的輸入端連接到上一級的輸出端，并且下一級的輸出端連接到前級的控制端。在LCD面板的右側設置上述結構的柵極驅動電路，其每一級包括如圖I所示的結構。然而，由于柵極驅動電路中晶體管自身閾值電壓的漂移及相鄰晶體管的干擾可能造成移位寄存器信號輸出錯誤及自身壽命下降。

發明內容
本發明實施例提供了一種移位寄存器單元及陣列基板柵極驅動裝置，用以抑制由元件自身閾值電壓的漂移和相鄰元件的干擾造成的輸出錯誤，提高移位寄存器的穩定性。本發明實施例提供的一種移位寄存器單兀，輸入模塊、輸出模塊、下拉控制模塊、下拉模塊和復位模塊，其中，所述輸入模塊，連接輸入信號端，用于響應于輸入信號，將輸入信號提供給輸出端子;所述輸出模塊連接到位于輸入模塊的第一節點，用于響應于第一節點的電壓，將第一時鐘信號提供給輸出端子；所述下拉控制模塊，用于響應于第二時鐘信號，將第二時鐘信號通過位于該下拉控制模塊的第二節點輸出給位于該下拉控制模塊的第三節點，以及響應于第一節點的電壓，將電源負極電壓通過該第三節點輸出；所述下拉模塊，用于響應于第一時鐘信號和第一節點的電壓，將電源負極電壓提供給復位信號端；所述復位模塊，用于響應于復位信號和第三節點的電壓將電源負極電壓提供給第一節點，以及響應于第二時鐘信號將電源負極電壓提供給輸出端子。本發明實施例提供的一種陣列基板柵極驅動裝置，包括級聯的各級移位寄存器單元，其中，第一級移位寄存器單元的輸入信號端連接起始信號端，第一級移位寄存器單元的復位信號端連接第二級移位寄存器單元的輸出端子；最后一級移位寄存器單元的輸入信號端連接前一級移位寄存器單元的輸出端子，最后一級移位寄存器單元的復位信號端連接起始信號端；除第一級和最后一級移位寄存器單元外，其余各級移位寄存器單元的輸入信號端連接上一級移位寄存器單元的輸出端子，復位信號端連接下一級移位寄存器單元的輸出端子；所有上述級聯的移位寄存器單元均為本發明提供的移位寄存器單元。本發明實施例提供了一種移位寄存器單元及陣列基板柵極驅動裝置，該移位寄存器在原有信號傳遞功能的基礎上增加了降噪設計，抑制了由元件自身的閾值電壓的漂移和相鄰元件的干擾造成的輸出錯誤，進一步提升了移位寄存器的輸出特性及晶體管的使用壽命。


圖I為現有技術中移位寄存器單元基本單元的結構示意圖； 圖2為本發明實施例提供的一種移位寄存器單元的結構示意圖；圖3為本發明實施例提供的一種陣列基板柵極驅動裝置的結構示意圖；圖4為本發明實施例提供的一種移位寄存器單元的各信號端的時序信號圖。
具體實施例方式本發明實施例提供了一種移位寄存器單元及陣列基板柵極驅動裝置，用以抑制由元件自身閾值電壓的漂移和相鄰元件的干擾造成的輸出錯誤，提高移位寄存器的穩定性。下面結合附圖，對本發明進行說明。如圖2所示，本發明實施例提供的一種移位寄存器單元，包括輸入模塊101、輸出模塊102、下拉控制模塊103、下拉模塊104和復位模塊105，其中，所述輸入模塊101,連接輸入信號端,用于響應于輸入信號,將輸入信號提供給輸出端子；所述輸出模塊102連接到第一節點，用于響應于第一節點的電壓，將第一時鐘信號提供給輸出端子；所述下拉控制模塊103，用于響應于第二時鐘信號，將第二時鐘信號通過位于該下拉控制模塊的第二節點輸出給位于該下拉控制模塊的第三節點，以及響應于第一節點的電壓，將電源負極電壓通過該第三節點輸出；所述下拉模塊104，用于響應于第一時鐘信號和第一節點的電壓，將電源負極電壓提供給復位信號端；所述復位模塊105，用于響應于復位信號和第三節點的電壓將電源負極電壓提供給第一節點，以及響應于第二時鐘信號將電源負極電壓提供給輸出端子。下面結合具體實施例，對本發明進行詳細說明。需要說明的是，本實施例中是為了更好的解釋本發明，但不限制本發明。如圖I中所示的移位寄存器單元，包括輸入模塊101、輸出模塊102、下拉控制模塊103、下拉模塊104和復位模塊105,其中每一模塊相應的包括各個兀件,具體地，所述輸入模塊101，包括第一薄膜晶體管M1，其源極和柵極連接輸入信號端INPUT，漏極連接第一節點P1。所述輸出模塊102，包括
第二薄膜晶體管M2，其源極連接第一時鐘信號端CLK，柵極連接第一節點P1，漏極連接輸出端子OUTPUT ；電容，其第一端連接第一節點Pl，第二端連接輸出端子OUTPUT。所述下拉控制模塊103，包括第三薄膜晶體管M3，其源極和柵極連接第二時鐘信號端CLKB，漏極作為第二節點P2 ；第四薄膜晶體管M4，其源極連接第二時鐘信號端CLKB，柵極連接第二節點P2，漏極作為第三節點P3 ； 第五薄膜晶體管M5，其源極連接第三節點P3，柵極連接第一節點P1，漏極連接電源負極電壓端VSS ；第六薄膜晶體管M6，其源極連接第二節點P2，柵極連接第一節點P1，漏極連接電源負極電壓端VSS。所述下拉模塊104，包括第七薄膜晶體管M7，其源極連接復位信號端RESET，柵極連接第一節點P1，漏極連接電源負極電壓端VSS;第八薄膜晶體管M8，其源極連接復位信號端RESET，柵極連接第一時鐘信號端CLK，連接連接電源負極電壓端VSS。 所述復位模塊105，包括第九薄膜晶體管M9，其源極連接第一節點Pl，柵極連接復位信號端RESET，漏極連接電源負極電壓端VSS;第十薄膜晶體管M10，其源極連接輸出端子OUTPUT，柵極連接第二時鐘信號端CLKB，漏極連接電源負極電壓端VSS ；第H^一薄膜晶體管Ml I，其源極連接第一節點Pl，柵極連接第三節點P3，漏極連接電源負極電壓端VSS。較佳地，上述所有薄膜晶體管均為N型薄膜晶體管TFT。本發明實施例提供的上述移位寄存器單元，在現有技術的基礎上，增加了降噪設計，有效地抑制了由于晶體管自身閾值電壓的漂移和相鄰晶體管的干擾造成的輸出錯誤，并進一步提升了移位寄存器的輸出特性及晶體管的使用壽命。上述移位寄存器單元級聯形成陣列基板柵極驅動電路，本發明實施例提供的一種陣列基板柵極驅動裝置，包括級聯的各級移位寄存器單元，其中，第一級移位寄存器單元的輸入信號端連接起始信號端，第一級移位寄存器單元的復位信號端連接第二級移位寄存器單元的輸出端子；最后一級移位寄存器單元的輸入信號端連接前一級移位寄存器單元的輸出端子，最后一級移位寄存器單元的復位信號端連接起始信號端；除第一級和最后一級移位寄存器單元外，其余各級移位寄存器單元的輸入信號端連接上一級移位寄存器單元的輸出端子，復位信號端連接下一級移位寄存器單元的輸出端子；所有上述級聯的移位寄存器單元均為上述的移位寄存器單元。具體地，該陣列基板柵極驅動電路包括N級，其中N為柵線數量，參見圖3，起始信號STV作為輸入信號輸入到第一級移位寄存器，并且順序的將柵極驅動信號輸出至柵極線，第n級的輸入信號由第n-1級的輸出信號提供，其中n〈N，復位信號由第n+1級的輸出信號提供，第N級的復位信號由第一級的輸入信號即起始信號STV提供，也就是說起始信號STV —方面作為第一級的輸入信號，另一方面作為第N級的復位信號。下面結合圖4所示的各信號端的時序圖，對本發明實施例提供的陣列基板柵極驅動電路中的第n (n〈N，N為陣列基板柵極電路的級數)級移位寄存器單元的工作方法進行說明，其中，所有TFT均為高電平導通，低電平截止。第一階段Tl :時鐘信號CLK為低電平，第二時鐘信號CLKB為高電平，作為輸入信號的前級輸出信號G (n-1)為高電平，作為復位信號的下級輸出信號G (n+1)為低電平，VSS為低電平信號。高電平的輸入信號G(n-l)使得晶體管Ml導通并對電容Cl充電，致使Pl點為高電平，此時晶體管M2柵極開關打開，但由于此時時鐘信號CLK為低電平，M2并沒有導通，輸出端G (n)輸出低電平；在此Tl階段中，由于第二時鐘信號CLKB為高電平，晶體管MlO開關打開，不斷對輸出端G (n)進行放噪處理，防止由晶體管自身閾值電壓的漂移和相鄰晶體管的干擾等可能造成的輸出錯誤，同時第二時鐘信號CLKB為高電平使得晶體管M3導通，P2點為高電平。通過設計晶體管M4和M5的寬長比，可以得到當Pl點和P2點同時為高電平時，P3點為低電平。晶體管Mll受P3點低電平影響處于截止狀態，防止了電容Cl漏電導致的晶體管M3柵極開關關閉。此外由于Pl點為高電平，晶體管M7柵極開關打開，對下級輸出信號G (n+1)進行放噪處理，防止由于下級輸出信號G (n+1)處的噪聲引起Pl點放電；其中，寬長比必須要達到一定要求才能實現此處效果，但是對于不同尺寸的面板產品要求的寬長比是不相同的，而且差異較大；第二階段T2 :時鐘信號CLK為高電平，第二時鐘信號CLKB為低電平，輸入信號G(n-1)為低電平,復位信號G (n+1)為低電平。此時晶體管M2導通,M4截止,輸出端G (n)輸出高電平；在此T2階段中，由于時鐘信號CLK和Pl點為高電平，晶體管M7和M8柵極開關均打開，二者同時對下級輸出信號G (n+1)進行放噪處理，防止由于下級輸出信號G (n+1)處的噪聲引起Pl點放電，進而導致晶體管M2截止，輸出錯誤。由于第二時鐘信號CLKB為低電 平，晶體管MlO截止，有效防止輸出端G (n)漏電導致的輸出錯誤。此外第二時鐘信號CLKB為低電平也使得晶體管M3和M4截止，P3點為低電平，晶體管Mll受P3點低電平影響處于截止狀態，防止電容Cl漏電導致晶體管M2截止而最終導致輸出端G (n)輸出錯誤；其中，在周期Tl和T2中，由于Pl點始終為高電平，晶體管M5柵極開關一直處于導通狀態，不斷對P3點進行放噪處理，使得P3點在周期Tl和T2內始終為低電平，保證了晶體管Mll在這段時間內處于截止狀態，有效防止晶體管Mll的導通可能造成電容Cl漏電；第三階段T3 :時鐘信號CLK為低電平，第二時鐘信號CLKB為高電平，輸入信號G(n-1)為低電平，復位信號G (n+1)為高電平。此時晶體管M9導通，電容Cl通過晶體管M9放電迅速使Pl點降為低電平，晶體管M2截止。由于第二時鐘信號CLKB為高電平，晶體管MlO導通，對輸出端G (n)進行快速放電使得輸出為低電平，實現了復位功能；第四階段T4 時鐘信號CLK為高電平，第二時鐘信號CLKB低電平，輸入信號G(n-1)為低電平，復位信號G (n+1)為低電平。此時晶體管Ml截止，Pl點為低電平，晶體管M2截止，輸出端G (n)輸出低電平；在此T4階段中，由于時鐘信號CLK為高電平，晶體管M8柵極開關導通，不斷對復位信號G (n+1)進行放噪處理，防止由晶體管自身閾值電壓的漂移和相鄰晶體管的干擾等造成晶體管M9的柵極開關始終處于導通狀態，在下一幀信號來臨時造成電容Cl漏電，降低晶體管M2的開關打開時間。第五階段T5 :時鐘信號CLK為低電平，第二時鐘信號CLKB高電平，輸入信號G(n-1)為低電平，復位信號G (n+1)為低電平。此時晶體管Ml截止，Pl點為低電平，晶體管M2截止，輸出端G (n)輸出低電平；在此T5階段中，由于第二時鐘信號CLKB為高電平，晶體管MlO柵極開關打開，不斷對輸出端G (n)進行放噪處理，防止由晶體管自身閾值電壓的漂移和相鄰晶體管的干擾等可能造成的錯誤輸出，同時第二時鐘信號CLKB為高電平使得晶體管M3和M4導通，晶體管M5由于Pl點低電平而截止，故P3點為高電平，晶體管Mll柵極開關打開，不斷對Pl點的噪聲進行放噪，有效防止Pl點噪聲對電容Cl進行充電，最終導致晶體管M2導通并且當下次遇到時鐘信號CLK為高電平時輸出錯誤。
較佳地，在下一幀信號到來前，隨著兩項時鐘信號CLK和CLKB的周期性變化，晶體管M10、Mll和M8不斷的對Pl節點、P3節點和輸出端G (n)進行放噪處理，防止由晶體管自身閾值電壓的漂移和相鄰晶體管的干擾等可能造成的錯誤輸出，保證輸出的準確性和穩定性。綜上所述，本發明實施例提供了一種移位寄存器單元及陣列基板柵極驅動電路，該移位寄存器單元在原有信號傳遞功能的基礎上增加了獨特的降噪設計，有效的抑制了由晶體管自身閾值電壓的漂移和相鄰晶體管的干擾等可能造成的輸出錯誤，并進一步提升了移位寄存器的信號輸出特性及晶體管的使用壽命。顯然，本領域的技術人員可以對本發明進行各種改動和變型而不脫離本發明的精神和范圍。這樣，倘若本發明的這些修改和變型屬于本發明權利要求及其等同技術的范圍之內，則本發明也意圖包含這些改動和變型在內。
權利要求
1.一種移位寄存器單元，其特征在于，該移位寄存器單元包括輸入模塊、輸出模塊、下拉控制模塊、下拉模塊和復位模塊，其中， 所述輸入模塊，連接輸入信號端，用于響應于輸入信號，將輸入信號提供給輸出端子；所述輸出模塊連接到位于輸入模塊的第一節點，用于響應于第一節點的電壓，將第一時鐘信號提供給輸出端子； 所述下拉控制模塊，用于響應于第二時鐘信號，將第二時鐘信號通過位于該下拉控制模塊的第二節點輸出給位于該下拉控制模塊的第三節點，以及響應于第一節點的電壓，將電源負極電壓通過該第三節點輸出； 所述下拉模塊，用于響應于第一時鐘信號和第一節點的電壓，將電源負極電壓提供給復位信號端； 所述復位模塊，用于響應于復位信號和第三節點的電壓，將電源負極電壓提供給第一節點，以及響應于第二時鐘信號，將電源負極電壓提供給輸出端子。
2.根據權利要求I所述的移位寄存器單元，其特征在于，所述輸入模塊，包括 第一薄膜晶體管，其源極和柵極連接輸入信號端，漏極連接第一節點。
3.根據權利要求I所述的移位寄存器單元，其特征在于，所述輸出模塊，包括 第二薄膜晶體管，其源極連接第一時鐘信號端，柵極連接第一節點，漏極連接輸出端子; 電容，其第一端連接第一節點，第二端連接輸出端子。
4.根據權利要求I所述的移位寄存器單元，其特征在于，所述下拉控制模塊，包括 第三薄膜晶體管，其源極和柵極連接第二時鐘信號端，漏極作為第二節點； 第四薄膜晶體管，其源極連接第二時鐘信號端，柵極連接第二節點，漏極作為第三節占. 第五薄膜晶體管，其源極連接第三節點，柵極連接第一節點，漏極連接電源負極電壓端; 第六薄膜晶體管，其源極連接第二節點，柵極連接第一節點，漏極連接電源負極電壓端。
5.根據權利要求I所述的移位寄存器單元，其特征在于，所述下拉模塊，包括 第七薄膜晶體管，其源極連接復位信號端，柵極連接第一節點，漏極連接電源負極電壓端; 第八薄膜晶體管，其源極連接復位信號端，柵極連接第一時鐘信號端，連接連接電源負極電壓端。
6.根據權利要求I所述的移位寄存器單元，其特征在于，所述復位模塊，包括 第九薄膜晶體管，其源極連接第一節點，柵極連接復位信號端，漏極連接電源負極電壓端; 第十薄膜晶體管，其源極連接輸出端子，柵極連接第二時鐘信號端，漏極連接電源負極電壓端； 第十一薄膜晶體管，其源極連接第一節點，柵極連接第三節點，漏極連接電源負極電壓端。
7.根據權利要求re任一權利要求所述的移位寄存器單元，其特征在于，所有薄膜晶體管均為N型薄膜晶體管TFT。
8.—種陣列基板柵極驅動裝置，包括級聯的各級移位寄存器單元，其中，第一級移位寄存器單元的輸入信號端連接起始信號端，第一級移位寄存器單元的復位信號端連接第二級移位寄存器單元的輸出端子；最后一級移位寄存器單元的輸入信號端連接前一級移位寄存器單元的輸出端子，最后一級移位寄存器單元的復位信號端連接起始信號端；除第一級和最后一級移位寄存器單元外，其余各級移位寄存器單元的輸入信號端連接上一級移位寄存器單元的輸出端子，復位信號端連接下一級移位寄存器單元的輸出端子；其特征在于，所有級聯的移位寄存器單元均為如權利要求1-7任一權利要求所述的移位寄存器單元。
全文摘要
本發明公開了一種移位寄存器單元及陣列基板柵極驅動裝置，用以抑制由元件自身閾值電壓的漂移和相鄰元件的干擾造成的輸出錯誤，提高移位寄存器的穩定性。本發明實施例提供的一種移位寄存器單元，包括將輸入信號提供給輸出端子的輸入模塊；將第一時鐘信號提供給輸出端子的輸出模塊；將第二時鐘信號提供給第二節點和第三節點，以及將電源負極電壓提供給第三節點的下拉控制模塊；將電源負極電壓提供給復位信號端的下拉模塊；將電源負極電壓提供給第一節點，以及將電源負極電壓提供給輸出端子的復位模塊。
文檔編號G09G3/36GK102968950SQ20121044386
公開日2013年3月13日 申請日期2012年11月8日 優先權日2012年11月8日
發明者張曉潔, 邵賢杰, 李小和 申請人:京東方科技集團股份有限公司, 合肥京東方光電科技有限公司