本發明涉及顯示技術領域，尤其涉及一種柵極驅動電路及其驅動方法，以及依據該柵極驅動電路及驅動方法制造的顯示裝置。

背景技術：

TFT-LCD(Thin Film Transistor Liquid Crystal Display，薄膜晶體管-液晶顯示器)以及OLED(Active Matrix Driving OLED，有源矩陣驅動有機發光二極管)顯示裝置因其具有體積小、功耗低、無輻射以及制作成本相對較低等特點，而越來越多地被應用于高性能顯示領域當中。

上述顯示裝置通常設置有柵極集成(Gate Driver on Array)電路，其利用現有薄膜晶體管液晶顯示器的薄膜晶體管陣列制程將柵極掃描驅動信號電路制作在薄膜晶體管陣列基板上，該柵極集成電路每一級輸出端與一行柵線相連接，用于向該柵線輸出柵極掃描信號，以實現對柵線的逐行掃描。

隨著低溫多晶硅(LTPS)半導體薄膜晶體管的發展，而且由于LTPS半導體本身超高載流子遷移率的特性，相應的面板周邊集成電路也成為大家關注的焦點，并且很多人投入到System on Panel(SOP)的相關技術研究，并逐步成為現實。

在現有的柵極集成驅動電路設計時都需要具有全部柵極打開(All Gate On)功能用于實現畫面插黑和全部柵極關閉(All Gate Off)功能用于實現搭配TP掃描，現有的電路見圖1，正反向掃描時序見圖2、3。在GOA電路實現All Gate On功能時的具體做法是：通過Reset1信號將所有級GOA電路的Q點及P均拉低，同時將所有級的Gn點拉高。在實現All Gate Off時的具體做法是：通過Reset2信號將所有級Gn點同時拉低。

技術實現要素：

針對上述現有技術中的缺陷，本發明所要解決的技術問題之一是提供一種具有All Gate On和All Gate Off功能的且有效防止Q節點漏電的柵極驅動電路，同時本發明的目的還在于提供一種能夠有效降低顯示功耗的柵極驅動電路。

為了解決上述技術問題，本發明提供了一種柵極驅動電路，該柵極驅動電路具有多級結構，其第n級電路中包括：

Q_n節點預充電單元、Q_n節點上拉單元、Q_n節點下拉單元、P_n節點上拉單元、P_n節點下拉單元、G_n輸出單元、G_n輸出端下拉單元、第一復位單元和第二復位單元：

Q_n節點預充電單元，其在第一輸入信號Q_n-1、第二輸出信號Q_n+1的作用下控制高電壓信號VGH與Q_n節點之間的信號傳輸，由此對Q_n節點進行預充電；

Q_n節點上拉單元，其電連接在Q_n節點與輸出端G_n之間，用于維持Q_n節點的高電平狀態；

Q_n節點下拉單元，其電連接在低電壓信號VGL與Q_n節點之間，用于在P_n節點電壓信號的作用下控制低電壓信號VGL與Q_n節點之間的信號傳輸，由此維持Q_n節點的低電平狀態；

P_n節點上拉單元，其電連接在高電壓信號VGH與P_n節點之間，用于在第一時鐘信號的作用下控制高電壓信號VGH與P_n節點之間的信號傳輸，由此維持P_n節點的高電平狀態；

P_n節點下拉單元，其電連接在低電壓信號VGL與P_n節點之間，用于在Q_n節點電壓信號的作用下控制低電壓信號VGL與P_n節點之間的信號傳輸，由此維持P_n節點的低電平狀態；

G_n輸出單元，其電連接在第二時鐘信號與輸出端G_n之間，用于在Q_n節點電壓信號的作用下控制第二時鐘信號與輸出端G_n之間的信號傳輸，由此輸出G_n高電平信號；

G_n輸出端下拉單元，其電連接在低電壓信號VGL與輸出端G_n之間，用于在P_n節點電壓信號的作用下控制低電壓信號VGL與輸出端G_n之間的信號傳輸，由此維持輸出端G_n的低電平狀態；

其中，第一輸入信號Q_n-1為前級驅動電路中Q_n-1節點輸出信號，第二輸出信號Q_n+1為后級驅動電路中Q_n+1節點輸出信號；

第一復位單元連接低電壓信號VHL、Q_n節點、P_n節點、輸出端G_n和第一復位信號Reset1，當第一復位信號Reset1跳變為高電平時，第一復位單元將Q_n節點和P_n節點均拉低至低電平，同時將輸出端G_n拉至高電平；

第二復位單元連接電壓信號VHL、輸出端G_n和第一復位信號Reset2，當第二復位信號Reset2跳變為高電平時，第二復位單元將輸出端G_n拉至低電平。

當第一復位信號Reset1跳變為高電平時，第二復位信號Reset2保持低電平。

當第二復位信號Reset2跳變為高電平時，第一復位信號Reset1保持低電平。

在一個實施例中，所述Q_n節點預充電單元包括第一晶體管T1、第二晶體管T2、第三晶體管T3及第四晶體管T4。第一晶體管T1的源極與高電壓信號VGH連接，第一晶體管T1柵極與第二輸出信號Q_n+1連接，第一晶體管T1漏極與第二晶體管T2的源極連接。第二晶體管T2柵極連接第一輸入信號Q_n-1，第二晶體管T2漏極連接第三晶體管T3的源極連接，并同時與Q_n節點連接。第三晶體管T3柵極與第一輸入信號Q_n-1連接，第三晶體管T3漏極與第四晶體管T4的源極連接。第四晶體管T4柵極與第二輸出信號Q_n+1連接，第四晶體管T4漏極與高電壓信號VGH連接。

在一個實施例中，所述Q_n節點上拉單元包括第一電容C1，所述第一電容C1兩端分別連接Q_n節點與輸出端G_n。

在一個實施例中，所述Q_n節點下拉單元包括第五晶體管T5，第五晶體管T5的源極連接Q_n節點，第五晶體管T5的柵極連接P_n節點，第五晶體管T5的漏極連接低電壓信號VGL。

在一個實施例中，所述P_n節點上拉單元包括第六晶體管T6和第二電容C2，所述第六晶體管T6的源極連接高電壓信號VGH，第六晶體管T6的柵極連接第一時鐘信號，第六晶體管T6的漏極連接P_n節點。第二電容C2兩端分別連接P_n節點與低電壓信號VGL。

在一個實施例中，所述P_n節點下拉單元包括第七晶體管T7，所述第七晶體管T7的源極連接P_n節點，第七晶體管T7的柵極連接Q_n節點，第七晶體管T7的漏極連接低電壓信號VGL。

在一個實施例中，所述G_n輸出單元包括第八晶體管T8，所述八晶體管T8的源極連接第二時鐘信號，第八晶體管T8的柵極連接Q_n節點，第八晶體管T8的漏極連接輸出端G_n。

在一個實施例中，所述G_n輸出端下拉單元包括第九晶體管T9，所述第九晶體管T9的源極連接輸出端G_n，第九晶體管T9的柵極連接P_n節點，第九晶體管T9的漏極連接低電壓信號VGL。

在一個實施例中，所述第一復位單元包括第十晶體管T10、第十一晶體管T11和第十二晶體管T12。第十晶體管T10的源極連接Q_n節點，柵極連接第一復位信號Reset1，漏極連接低電壓信號VGL。第十一晶體管T11的源極連接輸出端G_n，柵極和漏極均連接第一復位信號Reset1，第十二晶體管T12的源極連接P_n節點，柵極連接第一復位信號Reset1，漏極連接低電壓信號VGL。

在一個實施例中，所述第二復位單元包括第十三晶體管T13，第十三晶體管T13的源極連接輸出端G_n，柵極連接第二復位信號Reset2，漏極連接低電壓信號VGL。

根據本發明的另一方面，還提供了一種柵極驅動方法，在進行正反雙向掃描時，包括如下階段：

正向掃描階段：

正常顯示狀態下，第一復位信號Reset1及第二復位信號Reset2均保持低電平

階段a，第一輸入信號Q_n-1與第二輸入信號Q_n+1交疊為高電平時，第一、二晶體管串聯導通，第三、四晶體管也串聯導通，同時對Q_n節點進行預充電。

階段b，在階段a中，Q_n節點被預充電，Q_n節點上拉單元中的第一電容C1維持Q_n節點處于高電平狀態，G_n輸出單元中的第八晶體管T8處于導通狀態，第二時鐘信號的高電平輸出到輸出端G_n。

階段c，Q_n節點上拉單元中的第一電容C1繼續維持Q_n節點處于高電平狀態，而此時第二時鐘信號的低電平將G_n輸出端電平拉低，當第一輸入信號Q_n-1與第二輸入信號Q_n+1同時為高電平時，第一、二、三、四晶體管均處于串聯導通狀態，Q_n節點被補充充電。

階段d，當第一時鐘信號為高電平時，P_n節點上拉單元中的第六晶體管T6處于導通的狀態，P_n節點電平被拉高，Q_n節點下拉單元中的第五晶體管T5導通，此時Q_n節點電平被拉低到端VGL。

階段e，當Q_n節點變為低電平后，P_n節點下拉單元的第七晶體管T7處于截止狀態，當第一時鐘跳變為高電平時第六晶體管T6導通，P_n節點被充電，那么五晶體管T5和G_n輸出端下拉單元的第九晶體管T9均處于導通的狀態，可以保證Q_n節點及G_n輸出端低電平的穩定，同時第二電容C2對P_n節點的高電平具有一定的保持作用。

在正常顯示狀態下，第一復位信號Reset1及第二復位信號Reset2均保持低電平，因此第十晶體管T10、第十一晶體管T11和第十二晶體管T12及第十三晶體管T13均處于關閉狀態。

All Gate On顯示狀態時，第一復位信號Reset1為高電平，第二復位信號Reset2為低電平：當第一復位信號Reset1跳變為高電平時，第十晶體管T10、第十一晶體管T11和第十二晶體管T12均處于導通狀態，第十三晶體管T13均處于截斷狀態。此時，Q_n節點、P_n節點均被拉至低電平，輸出端G_n被拉至高電平。

All Gate Off顯示狀態時，第一復位信號Reset1為低電平，第二復位信號Reset2為高電平：當第一復位信號Reset1為低電平時，第十晶體管T10、第十一晶體管T11和第十二晶體管T12均處于截斷狀態，第十三晶體管T13均處于導通狀態。此時，輸出端G_n被拉至低電平。

反向掃描階段：

正常顯示狀態下，第一復位信號Reset1及第二復位信號Reset2均保持低電平

階段1，第一輸入信號Q_n-1與第二輸入信號Q_n+1交疊為高電平時，第一、二晶體管串聯導通，第三、四晶體管也串聯導通，同時對Q_n節點進行預充電。

階段2，在階段1中，Q_n節點被預充電，Q_n節點上拉單元中的第一電容C1維持Q_n節點處于高電平狀態，G_n輸出單元中的第八晶體管T8處于導通狀態，第二時鐘信號的高電平輸出到G_n輸出端。

階段3，Q_n節點上拉單元中的第一電容C1繼續維持Q_n節點處于高電平狀態，而此時第二時鐘信號的低電平將G_n輸出端電平拉低，當第一輸入信號Q_n-1與第二輸入信號Q_n+1同時為高電平時，第一、二、三、四晶體管均處于串聯導通狀態，Q_n節點被補充充電。

階段4，當第一時鐘信號為高電平時，P_n節點上拉單元中的第六晶體管T6處于導通的狀態，P_n節點電平被拉高，Q_n節點下拉單元中的第五晶體管T5導通，此時Q_n節點電平被拉低到端VGL。

階段5，當Q_n節點變為低電平后，P_n節點下拉單元的第七晶體管T7處于截止狀態，當第一時鐘跳變為高電平時第六晶體管T6導通，P_n節點被充電，那么五晶體管T5和G_n輸出端下拉單元的第九晶體管T9均處于導通的狀態，可以保證Q_n節點及G_n輸出端低電平的穩定，同時第二電容C2對P_n節點的高電平具有一定的保持作用。

在正常顯示狀態下，第一復位信號Reset1及第二復位信號Reset2均保持低電平，因此第十晶體管T10、第十一晶體管T11和第十二晶體管T12及第十三晶體管T13均處于關閉狀態。

All Gate On顯示狀態時，第一復位信號Reset1為高電平，第二復位信號Reset2為低電平：當第一復位信號Reset1跳變為高電平時，第十晶體管T10、第十一晶體管T11和第十二晶體管T12均處于導通狀態，第十三晶體管T13均處于截斷狀態。此時，Q_n節點、P_n節點均被拉至低電平，輸出端G_n被拉至高電平。

All Gate Off顯示狀態時，第一復位信號Reset1為低電平，第二復位信號Reset2為高電平：當第一復位信號Reset1為低電平時，第十晶體管T10、第十一晶體管T11和第十二晶體管T12均處于截斷狀態，第十三晶體管T13均處于導通狀態。此時，輸出端G_n被拉至低電平。

與現有技術相比，本發明的一個或多個實施例可以具有如下優點：

本發明中的柵極驅動電路中，針對第n級電路，采用前級驅動電路中Q_n-1節點輸出信號和后級驅動電路中Q_n+1節點輸出信號二者交疊時的高電平時為第n級電路Q_n節點預充電，當進行All Gate On顯示狀態時Q_n-1節點、Q_n+1節點相對于均為低電平，因此可以大幅降低Q_n節點漏電的幾率。同時本發明中Q_n節點預充電單元在正反掃描時均使用高電壓信號VGH，因此不會再電壓信號源之間形成通路，可以有效的降低電路功耗。

本發明的其它特征和優點將在隨后的說明書中闡述，并且，部分地從說明書中變得顯而易見，或者通過實施本發明而了解。本發明的目的和其他優點可通過在說明書、權利要求書以及附圖中所特別指出的結構來實現和獲得。

附圖說明

附圖用來提供對本發明的進一步理解，并且構成說明書的一部分，與本發明的實施例共同用于解釋本發明，并不構成對本發明的限制。在附圖中：

圖1是現有技術中的柵極驅動電路；

圖2是現有技術中的柵極驅動電路正向掃描的時序圖；

圖3是現有技術中的柵極驅動電路反向掃描的時序圖；

圖4是根據本發明的柵極驅動電路；

圖5是根據本發明的柵極驅動電路正向掃描的時序圖；

圖6是根據本發明的柵極驅動電路反向掃描的時序圖。

附圖標記說明：

1.Q_n節點預充電單元； 2.Q_n節點上拉單元；

3.Q_n節點下拉單元； 4.P_n節點上拉單元；

5.P_n節點下拉單元； 6.G_n輸出單元；

7.G_n輸出端下拉單元； 8.高電壓信號VGH；

9.低電壓信號VGL； 10.Q_n節點；

11.第一輸入信號Q_n-1； 12.第二輸出信號Q_n+1；

13.P_n節點； 14.輸出端G_n；

30.第一復位單元； 31.第二復位單元；

具體實施方式

為使本發明的目的、技術方案和優點更加清楚，以下結合附圖對本發明作進一步地詳細說明。

如圖1所示，在傳統柵極集成驅動電路設計時，為了保證輸出點Gn的穩定性，都會引入Q、P兩點。正向掃描時，其信號時序圖如圖2所示，反向掃描時，其信號時序圖如圖3所示。從圖1中可以看出，當所有G_n均被拉高時，即G_n、G_n-2、G_n+2來講，均為高電平，此時T1與T3均處于被打開的狀態，此時存在較大幾率造成Q點漏電；同時而U2D與D2U為相對的高低電平，當T1與T3同時被打開時，會造成U2D與D2U之間形成一定的導電通路，相應的功耗也會增加。

為此，本發明提供一種具有All Gate On和All Gate Off功能的且有效防止Q節點漏電的柵極驅動電路。

實施例1

圖4是根據本發明實施例所示的柵極驅動電路。下面結合圖4對該柵極驅動電路進行說明。

如圖4所示的一種柵極驅動電路，該柵極驅動電路具有多級結構，其第n級電路中包括Q_n節點預充電單元1、Q_n節點上拉單元2、Q_n節點下拉單元3、P_n節點上拉單元4、P_n節點下拉單元5、G_n輸出單元6、G_n輸出端下拉單元7、第一復位單元30和第二復位單元31。

其中，Q_n節點預充電單元1連接第一輸入信號Q_n-111、第二輸出信號Q_n+112及高電壓信號VGH8，該第一輸入信號Q_n-111為前級驅動電路中Q_n-1節點輸出信號，第二輸出信號Q_n+112為后級驅動電路中Q_n+1節點輸出信號。第一輸入信號Q_n-111和第二輸出信號Q_n+112通過Q_n節點預充電單元1控制高電壓信號VGH8與Q_n節點10之間的信號傳輸，由此實現對Q_n節點10的預充電。

所述Q_n節點預充電單元1包括第一晶體管T1、第二晶體管T2、第三晶體管T3及第四晶體管T4。第一晶體管T1的源極與高電壓信號VGH8連接，第一晶體管T1的柵極與第二輸出信號Q_n+112連接，第一晶體管T1的漏極與第二晶體管T2的源極連接。第二晶體管T2的柵極連接第一輸入信號Q_n-111，第二晶體管T2的漏極連接第三晶體管T3的源極連接，并同時與Q_n節點10連接。第三晶體管T3的柵極與第一輸入信號Q_n-111連接，第三晶體管T3的漏極與第四晶體管T4的源極連接。第四晶體管T4的柵極與第二輸出信號Q_n+112連接，第四晶體管T4的漏極與高電壓信號VGH8連接。

Q_n節點上拉單元2用于維持Q_n節點10的高電平狀態。所述Q_n節點上拉單元2包括第一電容C1，所述第一電容C1兩端分別連接Q_n節點10與輸出端G_n14。

Q_n節點下拉單元3連接低電壓信號VGL9用于維持Q_n節點10的低電平狀態。所述Q_n節點下拉單元3包括第五晶體管T5，第五晶體管T5的源極連接Q_n節點10，第五晶體管T5的柵極連接P_n節點13，第五晶體管T5的漏極連接低電壓信號VGL9。

P_n節點上拉單元4連接高電壓信號VGH8和時鐘信號CKV4，用于控制高電壓信號VGH8與P_n節點13之間的信號傳輸。所述P_n節點上拉單元4包括第六晶體管T6和第二電容C2，所述第六晶體管T6的源極連接高電壓信號VGH8，第六晶體管T6的柵極連接時鐘信號CKV4，第六晶體管T6的漏極連接P_n節點13。第二電容C2兩端分別連接P_n節點13與低電壓信號VGL9。

P_n節點下拉單元5連接低電壓信號VGL9，用于維持P_n節點13處于低電平狀態。所述P_n節點下拉單元5包括第七晶體管T7，所述第七晶體管T7的源極連接P_n節點，第七晶體管T7的柵極連接Q_n節點10，第七晶體管T7的漏極連接低電壓信號VGL9。

G_n輸出單元6連接時鐘信號CKV1和輸出端G_n14，用于控制時鐘信號CKV1與輸出端G_n14之間的信號傳輸。在一個實施例中，所述G_n輸出單元6包括第八晶體管T8，所述八晶體管T8的源極連接時鐘信號CKV1，第八晶體管T8的柵極連接Q_n節點10，第八晶體管T8的漏極連接輸出端G_n14。

G_n輸出端下拉單元7連接低電壓信號VGL9和輸出端G_n14，用于維持輸出端G_n14處于低電平狀態。所述G_n輸出端下拉單元7包括第九晶體管T9，所述九晶體管T9的源極連接輸出端G_n14，第九晶體管T9的柵極連接P_n節點13，第九晶體管T9的漏極連接低電壓信號VGL9。

第一復位單元30連接低電壓信號VHL9、Q_n節點10、P_n節點13、輸出端G_n14和第一復位信號Reset1，當第一復位信號Reset1跳變為高電平時，第一復位單元將Q_n節點10和P_n節點13均拉低至低電平，同時將輸出端G_n14拉至高電平。

所述第一復位單元30包括第十晶體管T10、第十一晶體管T11和第十二晶體管T12。第十晶體管T10的源極連接Q_n節點10，柵極連接第一復位信號Reset1，漏極連接低電壓信號VGL9。第十一晶體管T11的源極連接輸出端G_n14，柵極和漏極均連接第一復位信號Reset1，第十二晶體管T12的源極連接P_n節點13，柵極連接第一復位信號Reset1，漏極連接低電壓信號VGL。

第二復位單元連接電壓信號VHL9、、輸出端G_n14和第一復位信號Reset2，當第二復位信號Reset2跳變為高電平時，第二復位單元將輸出端G_n14拉至低電平。

當第一復位信號Reset1跳變為高電平時，第二復位信號Reset2保持低電平。

當第二復位信號Reset2跳變為高電平時，第一復位信號Reset1保持低電平。

本實施例的技術效果在于，柵極驅動電路中，針對第n級電路，采用前級驅動電路中Q_n-1節點輸出信號和后級驅動電路中Q_n+1節點輸出信號二者交疊時的高電平時為第n級電路Q_n節點預充電，當進行All Gate On顯示狀態時Q_n-1節點、Q_n+1節點相對于均為低電平，因此可以大幅降低Q_n節點漏電的幾率。同時本發明中Q_n節點預充電單元在正反掃描時均使用高電壓信號VGH，因此不會再電壓信號源之間形成通路，可以有效的降低電路功耗。

實施例2

根據實施例1所述的柵極驅動電路，本實施例提供一種用于驅動上述柵極驅動電路的驅動方法。

正向掃描時該驅動方法的信號時序圖如圖5所示，掃描過程包括如下階段a至階段e。

正常顯示狀態下，第一復位信號Reset1及第二復位信號Reset2均保持低電平。

階段a，第一輸入信號Q_n-111與第二輸入信號Q_n+112交疊為高電平時，第一、二晶體管串聯導通，第三、四晶體管也串聯導通，同時對Q_n節點10進行預充電。

階段b，在階段a中，Q_n節點10被預充電，Q_n節點10上拉單元中的第一電容C1維持Q_n節點10處于高電平狀態，G_n輸出單元6中的第八晶體管T8處于導通狀態，第二時鐘信號的高電平輸出到輸出端G_n14。

階段c，Q_n節點上拉單元2中的第一電容C1繼續維持Q_n節點10處于高電平狀態，而此時第二時鐘信號的低電平將輸出端G_n14電平拉低，當第一輸入信號Q_n-111與第二輸入信號Q_n+112同時為高電平時，第一、二、三、四晶體管均處于串聯導通狀態，Q_n節點10被補充充電。

階段d，當第一時鐘信號為高電平時，P_n節點上拉單元4中的第六晶體管T6處于導通的狀態，P_n節點13電平被拉高，Q_n節點下拉單元3中的第五晶體管T5導通，此時Q_n節點10電平被拉低到低電壓信號VGL9。

階段e，當Q_n節點10變為低電平后，P_n節點下拉單元5的第七晶體管T7處于截止狀態，當第一時鐘跳變為高電平時第六晶體管T6導通，P_n節點13被充電，則第五晶體管T5和G_n輸出端下拉單元7的第九晶體管T9均處于導通的狀態，可以保證Q_n節點10及輸出端G_n14低電平的穩定，同時第二電容C2對P_n節點13的高電平具有一定的保持作用。

在正常顯示狀態下，第一復位信號Reset1及第二復位信號Reset2均保持低電平，因此第十晶體管T10、第十一晶體管T11和第十二晶體管T12及第十三晶體管T13均處于關閉狀態。

All Gate On顯示狀態時，第一復位信號Reset1為高電平，第二復位信號Reset2為低電平：當第一復位信號Reset1跳變為高電平時，第十晶體管T10、第十一晶體管T11和第十二晶體管T12均處于導通狀態，第十三晶體管T13均處于截斷狀態。此時，Q_n節點10、P_n節點13均被拉至低電平，輸出端G_n14被拉至高電平。

All Gate Off顯示狀態時，第一復位信號Reset1為低電平，第二復位信號Reset2為高電平：當第一復位信號Reset1為低電平時，第十晶體管T10、第十一晶體管T11和第十二晶體管T12均處于截斷狀態，第十三晶體管T13均處于導通狀態。此時，輸出端G_n14被拉至低電平。

反向掃描階段：

正常顯示狀態下，第一復位信號Reset1及第二復位信號Reset2均保持低電平

階段1，第一輸入信號Q_n-111與第二輸入信號Q_n+112交疊為高電平時，第一、二晶體管串聯導通，第三、四晶體管也串聯導通，同時對Q_n節點10進行預充電。

階段2，在階段1中，Q_n節點10被預充電，Q_n節點10上拉單元中的第一電容C1維持Q_n節點10處于高電平狀態，G_n輸出單元6中的第八晶體管T8處于導通狀態，第二時鐘信號的高電平輸出到輸出端G_n14。

階段3，Q_n節點上拉單元2中的第一電容C1繼續維持Q_n節點10處于高電平狀態，而此時第二時鐘信號的低電平將輸出端G_n14電平拉低，當第一輸入信號Q_n-111與第二輸入信號Q_n+112同時為高電平時，第一、二、三、四晶體管均處于串聯導通狀態，Q_n節點10被補充充電。

階段4，當第一時鐘信號為高電平時，P_n節點上拉單元4中的第六晶體管T6處于導通的狀態，P_n節點13電平被拉高，Q_n節點下拉單元3中的第五晶體管T5導通，此時Q_n節點10電平被拉低到低電壓信號VGL9。

階段5，當Q_n節點10變為低電平后，P_n節點下拉單元5的第七晶體管T7處于截止狀態，當第一時鐘跳變為高電平時第六晶體管T6導通，P_n節點13被充電，則第五晶體管T5和G_n輸出端下拉單元7的第九晶體管T9均處于導通的狀態，可以保證Q_n節點10及輸出端G_n14低電平的穩定，同時第二電容C2對P_n節點13的高電平具有一定的保持作用。

在正常顯示狀態下，第一復位信號Reset1及第二復位信號Reset2均保持低電平，因此第十晶體管T10、第十一晶體管T11和第十二晶體管T12及第十三晶體管T13均處于關閉狀態。

All Gate On顯示狀態時，第一復位信號Reset1為高電平，第二復位信號Reset2為低電平：當第一復位信號Reset1跳變為高電平時，第十晶體管T10、第十一晶體管T11和第十二晶體管T12均處于導通狀態，第十三晶體管T13均處于截斷狀態。此時，Q_n節點、P_n節點均被拉至低電平，輸出端G_n被拉至高電平。

All Gate Off顯示狀態時，第一復位信號Reset1為低電平，第二復位信號Reset2為高電平：當第一復位信號Reset1為低電平時，第十晶體管T10、第十一晶體管T11和第十二晶體管T12均處于截斷狀態，第十三晶體管T13均處于導通狀態。此時，輸出端G_n被拉至低電平。

本實施例的技術效果在于，柵極驅動電路中，針對第n級電路，采用前級驅動電路中Q_n-1節點輸出信號和后級驅動電路中Q_n+1節點輸出信號二者交疊時的高電平時為第n級電路Q_n節點預充電，當進行All Gate On顯示狀態時Q_n-1節點、Q_n+1節點相對于均為低電平，因此可以大幅降低Q_n節點漏電的幾率。同時本發明中Q_n節點預充電單元在正反掃描時均使用高電壓信號VGH，因此不會再電壓信號源之間形成通路，可以有效的降低電路功耗。

實施例3

根據前述實施例1和實施例2，本實施例提供一種顯示裝置，該顯示裝置包括顯示面板和外圍驅動電路，所述顯示面板可以是液晶顯示面板、等離子顯示面板、發光二極管顯示面板或有機發光二極管顯示面板等。所述外圍驅動電路包括柵極驅動電路和圖像信號驅動電路。所述柵極驅動電路采用如實施例1中所述的柵極驅動電路。本實施例所述的顯示裝置在運行時，其柵極驅動電路的工作過程如實施例2所述的柵極驅動方法進行工作。

本實施的技術效果在于，本實施例的顯示裝置，由于其柵極驅動電路信號輸出穩定，因此其顯示效果相對現有技術中的顯示裝置更為穩定，其更夠大大降低畫面拖影、抖動等現象。

與現有技術相比，本發明的一個或多個實施例可以具有如下優點：本發明中的柵極驅動電路中，針對第n級電路，采用前級驅動電路中Q_n-1節點輸出信號和后級驅動電路中Q_n+1節點輸出信號二者交疊時的高電平時為第n級電路Q_n節點預充電，當進行All Gate On顯示狀態時Q_n-1節點、Q_n+1節點相對于均為低電平，因此可以大幅降低Q_n節點漏電的幾率。同時本發明中Q_n節點預充電單元在正反掃描時均使用高電壓信號VGH，因此不會再電壓信號源之間形成通路，可以有效的降低電路功耗。

以上所述，僅為本發明的具體實施案例，本發明的保護范圍并不局限于此，任何熟悉本技術的技術人員在本發明所述的技術規范內，對本發明的修改或替換，都應在本發明的保護范圍之內。