專利名稱：等離子體處理裝置、等離子體處理方法及光電轉換元件的制作方法
技術領域：
本發明涉及等離子體處理裝置、等離子體處理方法及光電轉換元件。具體地，本發明涉及設置有將CW(連續波形)交流電源和脈沖調制交流電源提供至公共等離子體反應腔室的供應單元的等離子體處理裝置、采用該等離子體處理裝置進行至少兩個等離子體處理步驟的等離子體處理方法以及通過上述方法制造的光電轉換元件。更具體地，本發明涉及通過等離子體化學氣相沉積(CVD)方法至少形成i型非晶硅基光電轉換層和i型晶體硅基光電轉換層的等離子體處理裝置和方法，還涉及硅基薄膜光電轉換元件。
背景技術：
近年來，已經發展了采用含有晶體硅(例如多晶硅或微晶硅)的薄膜的硅基薄膜光電轉換元件，并且其制造數量在一直增大。硅基薄膜光電轉換元件具有如下特征利用沉積裝置例如等離子體CVD裝置或濺射裝置，將半導體膜或金屬電極膜層疊在大面積的廉價襯底上，然后形成在同一襯底上的光電轉換單元通過例如激光圖案化的方法隔離或連接，從而元件具有實現光電轉換元件的低成本和高性能的可能性。作為該光電轉換元件的示例，存在具有如下結構的多層硅基薄膜光電轉換元件， 其中具有非晶硅基薄膜作為光電轉換層的光電轉換元件層和具有不同帶隙的晶體硅基薄膜作為光電轉換層的光電轉換元件層為層疊的方式。作為具有高轉換效率的光電轉換元件，此多層硅基薄膜光電轉換元件已經受到關注。然而，為了制造這樣的硅基薄膜光電轉換元件，需要進一步減少制造裝置例如CVD 裝置的成本，CVD裝置是器件制造的主要裝置，這是為了大規模擴展光電轉換元件將要解決的問題。具體地，等離子體CVD裝置需要形成多個半導體層。在通常的方法中，形成需要不同的沉積條件或不同的沉積氣體的半導體層的步驟分別在不同的等離子體CVD反應室(沉積室)中進行，從而需要許多反應室。與上述用于由非晶硅基光電轉換層和晶體硅基光電轉換層形成的多層硅基薄膜光電轉換元件的等離子體CVD沉積步驟相關，日本專利申請公開No. S59-139682(專利文件 1)已經如下描述。為了形成晶體硅基半導體層，優選地，在非晶硅基半導體層的形成條件中增大襯底溫度、提供的電功率和氣體流速并進一步增大原料氣體的氫濃度。更具體地，形成這些硅基半導體膜的步驟分別在不同的條件下進行。為了形成晶體硅基半導體層，需要提供比用于形成非晶硅基半導體層的更大的電功率。用于薄膜太陽能電池的等離子體CVD裝置已經采用串列系統(inline system)或多室系統(multi-chamber system)，該串列系統具有線性形式的多個反應室(其還可以在下文中被簡稱為“室”)，該多室系統具有處于中心的中間腔室和布置在它的周圍的多個反應室。在串列系統中，襯底沿線性的路徑轉移，從而即使只需要進行局部維護時整個裝置必須停止。例如，采用串列系統的用于薄膜太陽能電池的等離子體CVD裝置包括用于形成i型硅光電轉換層的多個反應室。這些反應室需要比裝置中其它的部分更多地維護。這導致了這樣的問題即使當只需要維護形成i型硅光電轉換層的一個反應室時，整個生產線被停止。相反地，多室系統構造為將沉積靶的襯底通過中間腔室轉移到每個反應室。能夠保持氣密性的可移動部分布置在每個反應室與中間腔室之間。因此，即使當某個反應室出問題時，其它的反應室是可用的，從而不會發生整個制造的停止。然而，在多室系統的制造裝置中，存在通過中間腔室轉移襯底的多個路徑。因此，中間腔室不可避免地具有復雜的機械結構。例如，需要復雜的機械裝置用于轉移襯底同時保持中間腔室與每個反應室之間的氣密性。這增大了裝置成本。此外，產生如下問題布置在中間腔室周圍的反應室的數目由于空間條件而受到限制。考慮到上述問題，日本專利申請公開No. 2000-252495(專利文件幻已經提出了硅基薄膜光電轉換裝置的制造方法，其特征在于，P型半導體層、i型晶體硅基光電轉換層和η 型半導體層在公共的等離子體CVD反應室中依此沉積，ρ型半導體層在等離子體反應室中維持5T0rr(667Pa)或更高的壓力沉積。應該指出，上述方法可以通過簡單裝置以低成本和高效率制造具有良好性能和質量的光電轉換裝置。為了通過有效利用如上所述的等離子體CVD裝置來減少裝置成本，已經嘗試在同一等離子體反應室中進行不同的沉積步驟。例如，已經嘗試通過在同一等離子體CVD反應室中形成硅基薄膜光電轉換元件的半導體層來簡化裝置并提高使用效率。在已描述的多層硅基薄膜光電轉換元件的半導體膜形成步驟中已經進行了類似的嘗試。專利文件1 日本專利申請公開No. S59-139682專利文件2 日本專利申請公開No. 2000-25249
發明內容
本發明要解決的問題然而，當至少兩個等離子體處理步驟在同一等離子體反應室中進行時，產生以下問題。常規的等離子體處理裝置只包括用于提供一種交流(AC)波形的電源供應裝置。當至少兩個等離子體處理步驟將在同一等離子體反應室中進行時，可以設計裝置構造使其適于所有的步驟。存在這樣的問題，裝置的構造限制了在至少一個步驟中等離子體處理的條件。至少兩個等離子體處理步驟例如在以下情況下具體地進行。例如，兩個或多個等離子體CVD步驟分別在同一等離子體反應室中在不同條件下進行。此外，存在這樣的情況， 例如等離子體CVD步驟和等離子體蝕刻步驟在同一等離子體反應室中進行。在這些和其它的情況下，兩個或多個等離子體處理步驟分別在同一等離子體反應室中在不同條件下進行。在這些情況下產生下列問題。為了沉積和/或蝕刻薄膜，通常使用包括平行板電極的等離子體CVD裝置或蝕刻裝置。在此裝置中，引起平行板之間輝光放電的電壓(放電起始電壓)根據I^schen法則 (Paschen' s law)由平行板電極之間的距離d(m)與氣體壓力ρ (Torr)的乘積表示。放電起始電壓與Pd乘積的關系依賴于氣體的種類，當pd的乘積在從10_2到10—1的范圍內時放電起始電壓獲得最小值。當被電場加速的電子與氣體分子碰撞并使氣體離子化時，發生火花放電。因此，當氣體分子減少時，碰撞被抑制。相反地，當氣體分子增多時，在電子沒有被充分加速之前電子碰撞氣體分子。因此，放電起始電壓相對于氣體壓力具有最小值。現在假設步驟在具有基本恒定數值的電極間距離d的同一等離子體反應室中以不同的氣體壓力和不同種類的氣體進行。在此情況下，當電極間距離d設置為在一種處理條件下使放電起始電壓最小化時，在另一種處理條件下的放電起始電壓不可避免地增大， 從而必須施加更高的電壓以產生等離子體。當施加的電壓的大小不夠時，等離子體沒有產生或者產生的等離子體不能保持均勻的狀態。即使當等離子體反應室具有允許調整電極間距離d的結構，因此變化范圍可以被限制，在此情況下，不必在各個等離子體處理步驟中使放電起始電壓最小化或在各個等離子體處理步驟中得到基本相同的放電起始電壓。這種各個等離子體處理步驟中的放電起始電壓互不相同的情況可以發生。因此，當等離子體處理步驟分別在同一等離子體反應室中在不同處理條件下進行時，每個步驟中的氣體或氣體壓力不同于另一步驟的，從而放電起始電壓在步驟之一中增大。在此步驟中，需要施加高電壓以產生并保持均勻的等離子體。當高電壓施加在電極之間時，均勻的等離子體可以在電極之間產生并保持。然而， 這導致過量的功率施加在電極之間，從而增大了用于氣體分解的功率量。因此，等離子體處理速率增大，導致產量不能容易地控制的問題。具體地，當包括晶體硅基光電轉換層和非晶硅基光電轉換層的多層硅基薄膜光電轉換元件通過CVD方法在同一等離子體反應室(沉積室)中形成時，產生下列問題。通常，與非晶硅基薄膜層的形成條件和裝置構造的范圍相比，用于形成具有良好質量的晶體硅基薄膜層的形成條件和裝置構造的范圍受到限制。因此，當兩種薄膜層將在同一等離子體CVD腔室中形成時，裝置構造設計成與晶體硅基薄膜層的條件匹配。如上所述，為了形成晶體硅基半導體層，需要施加比用于形成非晶硅及半導體層更大的功率。當晶體硅基半導體層用作光電轉換層時，膜厚度必須增大因為它的吸收系數小。因此，為了形成晶體硅基半導體層，需要較高的沉積速率。由于這些原因，CVD裝置通常設計為具有能夠在形成晶體硅基半導體層的條件下向等離子體提供較大的功率的構造。當由此設計的裝置用于在同一沉積室中形成非晶硅基半導體層時，因為其形成條件不同于晶體硅基半導體層的形成條件而產生下列問題。當非晶硅基半導體層將形成時， 原料氣體的氫濃度小(原料氣體的稀釋比例小)。因此，如果提供的功率在大小上基本等于用于形成晶體硅基半導體層的功率，則沉積速率增大，其控制變得困難。此外，在形成i 型非晶硅基半導體層的工藝中，優選地，降低沉積速率以提高膜質量，這是眾所周知的。可以設想，減小施加的功率以降低沉積速率。然而，當減小施加的功率以獲得所需的沉積速率時，施加在電極也就是陽極與陰極之間的電壓減小。在匹配晶體硅基半導體層的形成條件的裝置構造中，因此難以在電極之間產生均勻的等離子體。本發明已經考慮到上述問題，本發明的一個目的是提供一種等離子體處理裝置，在至少兩個等離子體處理步驟在公共的等離子體反應室中進行的情況下，該等離子體處理裝置能夠進行多種不同的等離子體處理，即使在等離子體處理條件受到裝置構造限制的步驟中。本發明的另一個目的是提供了一種等離子體處理裝置和方法，其允許在采用不同的等離子體產生電壓(放電起始電壓)的至少兩個等離子體處理步驟分別在公共的等離子體反應室中進行的情況下易于控制產量，具體地，通過在兩個步驟中在電極之間產生并維持均勻的等離子體以及通過減小電極之間施加的電功率量以降低等離子體處理速率而允許易于控制產量。本發明還提供了通過此方法制造的光電轉換元件。本發明的另一個目的涉及硅基薄膜光電轉換元件的制造方法和裝置，具體地涉及通過等離子體CVD方法在公共等離子體反應室中形成包括i型非晶硅基光電轉換層和i型晶體硅基光電轉換層的硅基薄膜光電轉換元件的半導體層的方法和裝置，該目的允許減小 i型非晶硅基光電轉換層的沉積速率并允許在電極也就是陽極和陰極之間產生均勻的等離子體。解決問題的手段總之，本發明提供了一種等離子體處理裝置，該等離子體處理裝置包括等離子體反應室；第一陰極-陽極對，布置在等離子體反應室內部，并包括第一陰極；以及第一電源供應單元，將第一輸出電源在CW AC電源與脈沖調制AC電源之間切換并向第一陰極提供第一輸出電源。根據本發明的等離子體處理裝置，當至少兩個等離子體處理步驟在同一等離子體反應室中進行時，CW AC電源和脈沖調制AC電源可以適當地選擇以作為等離子體處理的電源。從而，等離子體處理可以以多種不同的方式進行，即使在等離子體處理條件受到裝置構造限制的步驟中。優選地，等離子體處理裝置還包括能夠改變等離子體反應室中氣體壓力的氣體壓力改變單元。優選地，第一電源供應單元包括提供CW AC電源的電源輸出單元以及調制單元。當脈沖調制AC電源將被提供作為第一輸出電源時，調制單元對由電源輸出單元供應的CW AC 電源進行脈沖調制。當CW AC電源將被提供作為第一輸出電源時，調制單元停止脈沖調制并使CW AC電源通過。優選地，第一電源供應單元包括CW電源輸出單元，提供CW AC電源；脈沖功率輸出單元，提供脈沖調制AC電源；以及切換單元，將第一輸出電壓在CW電源輸出單元的輸出與脈沖電源輸出單元的輸出之間切換。優選地，等離子體處理裝置還包括第二陰極-陽極對，該第二陰極-陽極對布置在等離子體反應室中并包括第二陰極。優選地，等離子體處理裝置還包括阻抗匹配電路。阻抗匹配電路在第一陰極-陽極對與第一電源供應單元之間進行阻抗匹配，并在第二陰極-陽極對與第一電源供應單元之間進行阻抗匹配。優選地，等離子體處理裝置還包括第一阻抗匹配電路，在第一陰極-陽極對與第一電源供應單元之間進行阻抗匹配；第二電源供應單元，將第二輸出電源在CW AC電源與脈沖調制AC電源之間切換，并向第二陰極提供第二輸出電源；以及第二阻抗匹配電路，在第二陰極-陽極對與第二電源供應單元之間進行阻抗匹配。優選地，等離子體處理裝置是制造硅基薄膜光電轉換元件的裝置，該硅基薄膜光電轉換元件至少包括i型非晶硅基光電轉換層和i型晶體硅基光電轉換層。當形成i型非晶硅基光電轉換層時，調制單元輸出脈沖調制AC電源。當形成i型晶體硅基光電轉換層時， 調制單元輸出CW AC電源。根據本發明的另一方面，在公共的等離子體反應室中進行至少兩種等離子體處理的等離子體處理方法包括如下步驟通過采用CW AC電源作為用于等離子體處理的電源進行第一等離子體處理；通過采用脈沖調制AC電源作為用于等離子體處理的電源進行第二等離子體處理；以及將用于等離子體處理的電源在CW AC電源與脈沖調制AC電源之間切換。根據本發明的等離子體處理方法，當至少兩個等離子體處理步驟在同一等離子體反應室中進行時，CW AC電源和脈沖調制AC電源可以適當地選擇以作為用于等離子體處理的電源。因此，等離子體處理可以以多種不同的方式進行，即使在等離子體處理條件受到裝置構造限制的步驟中。優選地，第二等離子體處理中的放電起始電壓設置得比第一等離子體處理中的放電起始電壓更高。放電起始電壓低的等離子體處理步驟使用CW AC電源作為用于等離子體處理的電源，放電起始電壓高的等離子體處理步驟使用脈沖調制AC電源作為用于等離子體處理的電源。因此，即使在使用高的放電起始電壓的等離子體處理步驟中，均勻的等離子體也可以在電極之間產生并保持。此外，等離子體處理速率可以通過使提供在電極之間的功率的量的減小而減小。從而，產量可以容易地控制。優選地，陰極-陽極對布置在等離子體反應室中。陰極-陽極對中的電極間距離在第一等離子體處理和第二等離子體處理中是相同的。優選地，第一等離子體處理中的等離子體反應室中的氣體壓力不同于第二等離子體處理中的等離子體反應室中的氣體壓力。優選地，當電壓的大小恒定時，提供到等離子體反應室中并在第一等離子體處理中分解的氣體比提供到等離子體反應室中并在第二等離子體處理中分解的氣體更容易離子化。優選地，第一等離子體處理是通過等離子體CVD方法進行的膜沉積處理，第二等離子體處理是等離子體蝕刻處理。優選地，等離子體蝕刻處理蝕刻由于沉積處理附著到等離子體反應室的內壁的膜。優選地，等離子體處理方法是形成包括多個半導體層的光電轉換元件的方法。沉積處理是形成多個半導體層的至少一個的處理。優選地，第一等離子體處理和第二等離子體處理是通過等離子體CVD方法形成半導體膜的步驟。優選地，等離子體處理方法是形成光電轉換元件的方法，該光電轉換元件包括晶體硅基光電轉換層和非晶硅基光電轉換層。第一等離子體處理是通過等離子體CVD方法形成晶體硅基光電轉換層的處理。第二等離子體處理是通過等離子體CVD方法形成非晶硅基光電轉換層的處理。優選地，等離子體處理方法還包括在晶體硅基光電轉換層和非晶硅基光電轉換層形成后通過使用脈沖調制AC電源蝕刻附著到等離子體反應室的內壁的膜的步驟。優選地，晶體硅基光電轉換層是i型晶體硅基光電轉換層。非晶硅基光電轉換層是i型非晶硅基光電轉換層。通過采用CW AC電源在形成i型晶體硅基光電轉換層的步驟中產生等離子體，大的功率可以被提供從而具有良好質量的i型晶體硅基光電轉換層可以以較快的沉積速率形成。此外，在與形成i型晶體硅基光電轉換層的步驟相同的等離子體反應室中形成i型非晶硅基光電轉換層的步驟中，使用脈沖調制AC電源。瞬時施加的電壓可以被增大以在電極之間產生均勻的等離子體。此外，功率量(power quantity)的時間平均值可以通過以脈沖狀方式提供電源而減小，從而沉積速率可以減小。因而，即使在形成i型非晶硅基光電轉換層的步驟中，i型非晶硅基光電轉換層也可以以所需的沉積速率在平面內(inplane)方向均勻地形成。優選地，陰極-陽極對布置在等離子體反應室中。陰極-陽極對中的電極間距離在第一等離子體處理和第二等離子體處理中是相同的。優選地，光電轉換元件還包括p型半導體層，由非晶硅基半導體形成，布置在i型非晶硅基光電轉換層的光入射側；以及緩沖層，由非晶硅基半導體形成，布置在i型非晶硅基光電轉換層與P型半導體層之間。等離子體處理方法還包括形成P型半導體層的步驟； 以及通過使用脈沖調制AC電源形成緩沖層的步驟。根據本發明的另一個方面，通過在等離子體反應室中進行至少兩種等離子體處理的等離子體處理方法制造的光電轉換元件包括通過采用CW AC電源的等離子體CVD處理形成的晶體硅基光電轉換層；以及通過采用脈沖調制AC電源的等離子體CVD處理形成的非晶硅基光電轉換層。本發明的效果根據本發明，當至少兩個等離子體處理步驟在同一等離子體反應室中進行時，步驟之一可以進行采用CW AC電源的等離子體處理，而其它的步驟可以進行采用脈沖調制AC 電源的等離子體處理。從而，等離子體處理可以以各種方式進行，即使在等離子體處理條件由于裝置的構造而受到限制的步驟中。此外，根據本發明，當放電起始電壓彼此不同的至少兩個等離子體處理步驟分別在同一等離子體反應室中進行時，以低的放電起始電壓進行的第一等離子體處理步驟使用 Cff AC電源作為等離子體處理電源，也就是用于等離子體處理的電源，以高的放電起始電壓進行的第二等離子體處理步驟使用脈沖調制AC電源作為等離子體處理電源。從而，即使在以高的放電起始電壓進行的第二等離子體處理步驟中，高的電壓可以施加在陰極與陽極之間，所施加功率的時間平均值可以被減小。根據本發明，因而，均勻的等離子體可以在電極之間產生并保持，等離子體處理速率可以減小從而產量可以容易地控制。 此外，本發明可以實現以下效果。 在i型非晶硅基光電轉換層和i型晶體硅基光電轉換層通過等離子體CVD方法在同一等離子體反應室中在不同的沉積條件下形成時，裝置構造通常設計成適于i型晶體硅基光電轉換層的形成。這是因為，用于形成具有良好質量的晶體硅基光電轉換層的條件和裝置構造可以被設定的范圍比用于非晶硅基薄膜層的更窄。眾所周知的，在形成i型晶體硅基光電轉換層的步驟中，考慮到在沉積速率和結晶度的改善等，增大施加到等離子體的功率是優選的；在形成i型非晶硅基光電轉換層的步驟中為了改善膜質量，降低沉積速率是優選的。在裝置中，如果降低沉積速率以形成具有良好質量的i型非晶硅基光電轉換層， 將不可能在陽極與陰極之間產生均勻的等離子體，并且具有良好質量的i型非晶硅基光電轉換層不能在襯底表面的方向上均勻地形成。根據本發明，CWAC電源用于在形成i型晶體硅基光電轉換層的步驟中產生等離子體，因而可以提供大的功率，從而具有良好質量的i型晶體硅基光電轉換層可以以較高的沉積速率形成。此外，在與形成上述i型晶體硅基光電轉換層的步驟相同的等離子體反應室中形成i型非晶硅基光電轉換層的步驟中，使用脈沖調制AC電源。通過增大瞬時施加的電壓，均勻的等離子體在電極之間產生。此外，功率量的時間平均值可以通過以脈沖形式提供電源而減小。從而，可以減小沉積速率。因此，即使在形成i型非晶硅基光電轉換層的步驟中，具有良好質量的i型非晶硅基光電轉換層可以以所需的沉積速率在襯底表面方向均勻地形成。


圖1是根據本發明實施例的等離子體處理裝置的示意性橫截面圖。圖2示意地和等價地示出圖1的等離子體處理裝置的電源供應單元。圖3示意地和等價地示出圖1的等離子體處理裝置的電源供應單元。圖4是根據本發明第三、第四和第五實施例的硅基薄膜光電轉換元件的示意性橫截面圖。圖5是根據第六實施例的硅基薄膜光電轉換元件的示意性橫截面圖。圖6示意地示出根據第九實施例的等離子體處理裝置。圖7示意地示出根據第十實施例的等離子體處理裝置。附圖標記的描述101等離子體反應室，102陰極，103陽極，105阻抗匹配電路，107工件(work)，108 電源供應單元，108a電源輸出單元，10 調制單元，108c Cff電源輸出單元，108d脈沖電源輸出單元，108e切換單元，201襯底，206硅基薄膜光電轉換元件，211第一 ρ型半導體層， 212 型非晶硅基光電轉換層，213第一 η型半導體層，214第一 pin結構多層單元，221第二 P型半導體層，222i型晶體硅基光電轉換層，223第二 η型半導體層，2 第二 pin結構多層單元，301緩沖層
具體實施例方式現在將參照附圖描述本發明的實施例。在下面的描述中，相同或相應的部分具有相同的附圖標記，原則上不再對其重復描述。圖1是根據實施例的等離子體處理裝置的示意橫截面圖。圖1的等離子體處理裝置是通過等離子體CVD方法沉積半導體層的裝置。該等離子體處理裝置具有可密封的等離子體反應室101以及成對的陰極102和陽極103，成對的陰極102和陽極103是平行板類型的電極并布置在等離子體反應室101中。陰極102與陽極103之間的電極間距離根據預定的處理條件決定，并且通常在從幾毫米到幾十毫米的范圍內。陰極102和陽極103通常被固定。然而，陰極102和陽極103的至少一個可以移動以允許對電極間距離的調整。在該可移動結構中，電極間距離可以根據每個步驟中形成條件而調整。然而，考慮到裝置和維護的復雜性，可移動結構并不適于批量制造的裝置。此外，其可移動范圍受到限制從而此結構不實用。在等離子體反應室101外面，布置有電源供應單元108和阻抗匹配電路105，電源供應單元108向陰極102提供電源，阻抗匹配電路105在電源供應單元108與成對的陰極 102和陽極103之間進行阻抗匹配。電源供應單元108連接到電源輸入線106a的一端。電源輸入線106a連接到阻抗匹配電路105。電源輸入線106b的一端連接到阻抗匹配電路105。電源輸入線106b的另一端連接到陰極102。電源供應單元108只需要提供連續波(CW)交流(AC)輸出和脈沖調制(也就是開 /關控制)AC輸出。例如，圖2和3等價地示出電源供應單元108的構造示例。在圖2中，電源供應單元108包括電源輸出單元108a和調制單元108b。調制單元 108b調制從電源輸出單元108a提供的CW AC電源并將它向外輸出。輸出的切換在輸出沒有受到調制單元108b調制的CW AC電源與輸出受調制單元108b脈沖調制的AC電源之間進行。由于此構造，輸出AC電源的電源輸出單元108a可以通常用于輸出CW AC電源的操作和輸出脈沖調制AC電源的操作。這提供了電源供應單元108可以具有簡單的結構的優點ο如圖3所示，電源供應單元108可以包括CW電源輸出單元108c、脈沖電源輸出單元108d和選擇其輸出的切換單元108e。切換單元108e合適地選擇從CW電源輸出單元108c 提供的CW電源和從脈沖電源輸出單元108d提供的脈沖電源，并將選擇的AC電源從電源供應單元108向外提供。從電源供應單元108提供的AC電源通常具有13. 56MHz的頻率。然而，AC電源的頻率并不限于上述，可以使用幾千赫茲或VHF波段中的頻率以及微波波段的頻率。脈沖調制的開啟時間和關閉時間可以任意地設定，并可以設定在幾微秒到幾毫秒的范圍內。陽極103電接地(electrically grounded)，并且工件107布置在陽極103上。工件107可以布置在陰極102上，但它通常布置在陽極103上以抑制由于等離子體中離子損傷引起膜質量的降低。等離子體反應室101設置有氣體輸入口 110。由于氣體輸入口 110被提供有氣體 118例如稀釋氣體、原料氣體和摻雜氣體等。真空泵116和壓力調節閥117串聯連接到等離子體反應室101，基本恒定的氣體壓力保持在等離子體反應室101中。壓力調節閥117可以改變等離子體反應室101中的氣體壓力。(第一實施例)根據該實施例的等離子體處理裝置和方法構造為在同一等離子體反應室101中通過等離子體CVD方法在工件107上沉積具有pin結構的薄膜非晶硅光電轉換元件的半導體層。ρ型非晶硅層和i型非晶硅層采用脈沖調制AC電源作為用于等離子體處理的電源來沉積(第二等離子體處理步驟)，n型非晶硅層采用CW AC電源作為用于等離子體處理的電源來沉積(第一等離子體處理步驟)。ρ型非晶硅層可以在下列沉積條件下沉積。在沉積期間等離子體反應室101中的壓力期望在從2001 到30001 的范圍內，在該實施例中為400Pa。襯底201的基底溫度 (base temperature)期望為250°C或更低，在該實施例中為1800C0具有13. 56MHz的頻率的脈沖調制AC電源用作提供到陰極102用于等離子體處理的電源。陰極102的每單位面積的功率密度期望在從0. 0Iff/cm2到0. 3ff/cm2的范圍內，在該實施例中為0. lW/cm2。脈沖調制的開啟時間和關閉時間可以根據期望的沉積速率設定，通常設定為在從幾微秒到幾毫秒的范圍內。在該實施例中，開啟時間是50微秒，關閉時間是100微秒。提供到等離子體反應室101中的氣體混合物含有硅烷氣體、氫氣和乙硼烷氣體。 氫氣的流速期望是硅烷氣體的流速的約幾倍到幾十倍，在該實施例中是硅烷氣體的10倍。ρ型非晶硅層期望具有2nm或更大的厚度以向i型非晶硅層施加足夠的內電場。 然而，為了抑制非活性層也就是P型非晶硅層的光吸收量從而增加到達i型非晶硅層的光， 期望盡可能減小P型非晶硅層。因此，P型非晶硅層的厚度通常等于50nm或更小。在該實施例，P型非晶硅層的厚度為20nm。ρ型非晶硅層具有很小的厚度50nm或更小。此厚度的控制對減小光吸收量是重要的。在該實施例中，沉積速率通過在等離子體處理中采用脈沖調制AC電源來減小。從而， P型非晶硅層的厚度可以容易地控制。i型非晶硅層可以在下列沉積條件沉積。在沉積期間等離子體反應室101中的壓力期望在從2001 到30001 的范圍內，在該實施例中為400Pa。襯底201的基底溫度期望等于或小于250°C，在該實施例中為180°C。具有13. 56MHz的頻率的脈沖調制AC電源用作提供到陰極102用于等離子體處理的電源。陰極102的每單位面積的功率密度期望在從 0. 0Iff/cm2到0. 3ff/cm2的范圍內變化，在該實施例中等于0. lW/cm2。脈沖調制的開啟時間和關閉時間可以根據期望的沉積速率設定，通常設定為在從幾微秒到幾毫秒的范圍內。在該實施例中，開啟時間是50微秒，關閉時間是100微秒。提供到等離子體反應室101中的氣體混合物含有硅烷氣體和氫氣。優選地，氫氣的流速是硅烷氣體的5到20倍，可以沉積良好質量的i型非晶硅層。在該實施例中該流速是硅烷氣體的10倍。考慮到光吸收量并降低由于光退化引起的特性的降低，i型非晶硅層的厚度設定為在從0. Ιμπι到0.5μπι的范圍內。在該實施例中，i型非晶硅層具有0.3μπι的厚度。如果i型非晶硅層的沉積速率過高，發生膜質量的降低例如膜的缺陷密度的增大，這是眾所周知的。因此，沉積速率的控制是重要的。為了降低沉積速率，該實施例采用脈沖調制AC電源用于等離子體處理。η型非晶硅層可以在下列沉積條件下沉積。在沉積期間等離子體反應室101中的壓力期望在從2001 到30001 的范圍內，在該實施例中為400Pa。襯底201的基底溫度期望等于或小于250°C，在該實施例中等于180°C。具有13. 56MHz頻率的CW AC電源用作提供到陰極102用于等離子體處理的電源。陰極102的每單位面積的功率密度期望在從0. 02W/
2cm2到0. 5ff/cm2的范圍內，在該實施例中等于0. 3W/cm2。提供到等離子體反應室101中的氣體混合物含有硅烷氣體、氫氣和磷化氫氣體。 優選地，氫氣的流速是硅烷氣體的5到20倍，在該實施例中是硅烷氣體的10倍。優選地，η型非晶硅層的厚度為2nm或更大以向i型非晶硅層施加足夠的內電場。 然而，為了抑制非活性層也就是η型非晶硅層的光吸收量，優選地盡可能減小η型非晶硅層的厚度。因此，η型非晶硅層的厚度通常為50nm或更小。在該實施例中，η型非晶硅層的厚度是40nm。在上述條件下，沉積薄膜非晶硅光電轉換元件的半導體層。當至少兩個等離子體處理步驟在同一等離子體反應室101中進行時，因為同一裝置構造在各個步驟中使用，所以裝置的構造可以限制處理條件。根據該實施例，通過進行采用脈沖調制AC電源的等離子體處理和采用CW AC電源的等離子體處理，等離子體處理可以以多種方式進行。(第二實施例)根據該實施例的等離子體處理裝置和方法在同一等離子體反應室101中進行通過等離子體CVD方法在工件107上沉積薄膜的等離子體CVD步驟(也就是包括第一等離子體處理步驟的步驟)以及蝕刻另一個工件107的等離子體蝕刻步驟(第二等離子體處理步驟)ο等離子體CVD步驟只要求具有采用CW AC電源的至少一個第一等離子體處理步驟，還可以包括采用脈沖調制AC電源的等離子體CVD步驟。等離子體CVD步驟可以是沉積單層的膜的步驟，還可以是沉積多層的膜的步驟。在該實施例中，多層的膜通過等離子體 CVD步驟沉積。相反地，等離子體蝕刻步驟進行采用脈沖調制AC電源的等離子體蝕刻，其放電起始電壓高于第一等離子體處理步驟中的放電起始電壓。現在將在下面描述該實施例。等離子體CVD方法是例如半導體層沉積步驟，該半導體層沉積步驟采用由吐氣體稀釋的SiH4氣體作為原料氣體以及IH6和PH3作為摻雜氣體沉積具有pin結構的硅基薄膜光電轉換元件。在包括于該等離子體CVD步驟中的第一等離子體處理步驟中，壓力調節閥 117調節等離子體反應室101中的壓力以保持恒定的值(例如大約500 )，陰極102提供有來自電源供應單元108的CW AC電源。陰極102與陽極103之間的距離在從幾毫米到幾十毫米的范圍內。該電極間距離依賴于所需的沉積條件。該步驟在工件107上沉積硅基薄膜。在等離子體蝕刻步驟中，部分掩模的硅襯底設定為工件107，NF3氣體用作蝕刻氣體，該NF3氣體用例如具有是NF3的流速的幾倍的流速的Ar氣稀釋。在該步驟中，等離子體反應室101中的壓力被調節以獲得恒定的值例如大約500Pa，陰極102提供有從電源供應單元108提供的脈沖調制AC電源。代替NF3氣體，氟基蝕刻氣體例如由惰性氣體例如Ar氣稀釋的CF4氣體可以用作蝕刻氣體。該步驟可以在硅襯底表面的未掩模部分上進行所需的蝕刻。上述等離子體CVD步驟和等離子體蝕刻步驟在同一等離子體反應室101中進行。 在兩個步驟中，陰極102與陽極103之間的電極間距離是恒定的，設定的氣體壓力基本上是相同的。在此情況下，上述Pd乘積基本上是恒定的。然而，與等離子體CVD步驟中使用的 SiH4氣體和H2氣的氣體混合物相比，在等離子體蝕刻步驟中使用的NF3氣體和Ar氣的氣體混合物的離子化可能發生，從而等離子體蝕刻步驟中的放電起始電壓比等離子體CVD步驟中的更高。因此，必須提供更高的電壓以產生并維持等離子體蝕刻步驟中電極之間均勻的等離子體。當CW AC電源在該步驟中使用時，過量的功率被提供以產生并維持等離子體，等離子體在陰極102與陽極103之間的電極間部分之外的絕緣部分中發生，從而此部分可以被損壞。在該實施例中，由于在等離子體蝕刻步驟中脈沖調制AC電源被提供到陰極102， 高電壓可以施加在陰極102與陽極103之間從而容易地產生均勻的等離子體。此外，通過調整脈沖的占空比，提供的功率的量可以保持為小的。從而，蝕刻速率可以減小，因此可以容易地控制。此外，可以防止裝置的損傷。本發明的實施例并不限于上述，它只要求包括等離子體蝕刻步驟和等離子體CVD 步驟，等離子體CVD步驟具有采用比等離子體蝕刻步驟更小的放電起始電壓的第一等離子體處理步驟。通常，在等離子體CVD步驟中使用的氣體不同于在等離子體蝕刻步驟中使用的氣體，在這些步驟之間的放電起始電壓存在差異，從而可以采用本發明的等離子體處理方法。此外，即使當每個步驟中在等離子體反應室101中設定的壓力的條件與另一個步驟中的那些不同，放電起始電壓可以存在大的差異，從而本發明的等離子體處理裝置可以有效地使用。(第三實施例)在根據該實施例的等離子體處理裝置和方法中，放電起始電壓彼此不同的至少兩個等離子體CVD步驟在同一等離子體反應室101中進行。作為其示例，現在將描述沉積硅基薄膜光電轉換元件的半導體層的等離子體處理裝置和方法。應該指出，由下列實施例實現的本發明的效果可以同樣地通過硅基薄膜光電轉換元件的此半導體層形成步驟實現，該硅基薄膜光電轉換元件的半導體層形成步驟包括通過脈沖調制AC電源形成i型非晶硅基光電轉換層的步驟和通過CWAC電源形成i型晶體硅基光電轉換層的步驟。實現該實施例的等離子體處理裝置類似于圖1中示出的。圖4是通過根據該實施例的等離子體處理裝置制造的硅基薄膜光電轉換元件的示意橫截面圖。參照圖4，第一電極202沉積在襯底201上。第一 ρ型半導體層211、i型非晶硅基光電轉換層212和第一 η型半導體層213依次在第一電極202上層疊。從而，第一 Pin結構多層體214沉積在第一電極202上。接著，第二 ρ型半導體層221、i型晶體硅基光電轉換層222和第二 η型半導體層223依次層疊，從而第二 pin結構多層體2M沉積在第一 pin多層體214上。第一 pin結構多層體214和第二 pin結構多層體形成雙pin結構多層體230。第二電極203沉積在雙pin結構多層體230上，從而完成硅基薄膜光電轉換元件206。在本發明中，假設半導體層包括雙pin結構多層體230中的所有的層。參照圖1和4，透明襯底201設置為陽極103上的工件107，透明導電膜(第一電極202)沉積在透明襯底201上。透明襯底201可以置于陰極102上，但通常置于陽極103 上以抑制由于等離子體中離子損傷引起的膜質量的降低。稀釋氣體、原料氣體和摻雜氣體從氣體輸入口 110提供。稀釋氣體可以是含有氫氣的氣體，原料氣體可以是硅烷基氣體、甲烷氣體、鍺烷(germane)氣體或類似物。ρ型雜質摻雜氣體可以是乙硼烷氣體或類似物，η型雜質摻雜氣體可以是磷化氫氣體或類似物。玻璃襯底或例如具有半透明性和耐熱性的聚酰亞胺的樹脂襯底在等離子體CVD 沉積工藝中通常用作襯底201。在該實施例中，玻璃襯底用作襯底201。第一電極202由透明導電膜例如Sn02、ITO或ZnO形成。這些材料通常通過CVD、 濺射、氣相沉積等沉積。在此實施例中，第一電極202由SnA制成。雙pin結構多層體230通過等離子體CVD方法在同一等離子體反應室101中沉積。 在該實施例中，P型、i型和η型的半導體層依次在襯底201上層疊兩次從而形成雙Pin結構。在該實施例中，第一 ρ型半導體層211是摻有硼的ρ型非晶碳化硅半導體層，i型非晶硅基光電轉換層212是i型非晶硅半導體層，第一 η型半導體層213是摻有磷的晶體硅半導體層。硅基半導體層通常由硅、碳化硅、硅鍺或類似物制成。硼、鋁或類似物通常用作導電半導體層的P型摻雜劑，磷或類似物通常用作導電半導體層的η型摻雜劑。第二電極203由金屬例如銀或鋁制成，或者由Sn02、IT0或ZnO的透明導電膜或其多層結構形成。這些通常通過例如CVD、濺射或氣相沉積的方法來沉積。在該實施例中，ZnO 和銀依次層疊作為第二電極203。下面將描述雙pin結構多層體230的沉積方法。雙pin結構多層體230通過等離子體CVD方法在同一等離子體反應室101中沉積。作為第一 ρ型半導體層211的ρ型非晶碳化硅半導體層可以在下列沉積條件下沉積。在沉積期間等離子體反應室101中的壓力期望在從200 到3000 的范圍內，在該實施例中為400Pa。此外，襯底201的基底溫度期望為250°C或更小，在此實施例中為180°C。 具有13. 56MHz頻率的脈沖調制AC電源用作提供到陰極102用于等離子體處理的電源。陰極102的每單位面積的功率密度期望在從0. 0Iff/cm2到0. 3ff/cm2的范圍內，在該實施例中為0. lW/cm2。脈沖調制的開啟時間和關閉時間可以根據期望的沉積速率設定，通常設定為在從幾微秒到幾毫秒的范圍內。在該實施例中，開啟時間是50微秒，關閉時間是100微秒。提供到等離子體反應室101中的氣體混合物含有硅烷氣體、氫氣、甲烷氣體和乙硼烷氣體。優選地，提供到等離子體反應室101的原料氣體包括硅烷基氣體和含有氫氣的稀釋氣體，更優選地包括甲烷或三甲基乙硼烷(trimethyldiborane)。優選地，氫氣的流速是硅烷氣體的幾倍到幾十倍，在該實施例中是硅烷氣體的流速的10倍。第一 ρ型半導體層211期望具有2nm或更大的厚度以向i型非晶硅基光電轉換層 212施加足夠的內電場。然而，期望盡可能減小第一 ρ型半導體層211的厚度以抑制非活性層也就是第一 P型半導體層211的光吸收量，從而增加到達i型非晶硅基光電轉換層212 的光。因此，P型非晶硅層通常具有50nm或更小的厚度。在該實施例中，第一 ρ型半導體層211具有20nm的厚度。作為i型非晶硅基光電轉換層212的i型非晶硅半導體層可以在下列沉積條件下沉積。期望在沉積期間等離子體反應室101中的壓力期望在從200 到3000 的范圍內，在該實施例中為400Pa。襯底201的基底溫度期望等于或小于250°C，在此實施例中為 180°C。具有13. 56MHz頻率的CWAC電源用作提供到陰極102用于等離子體處理的電源。陰極102的每單位面積的功率密度期望在從0. 0Iff/cm2到0. 3ff/cm2的范圍內，在此實施例中為 0. lW/cm2。提供到等離子體反應室101中的氣體混合物含有硅烷氣體和氫氣。優選地，氫氣的流速是硅烷氣體的5倍到20倍，可以沉積良好質量的i型非晶光電轉換層。在此實施例中此流速是硅烷氣體的10倍。考慮到光吸收量和由于光退化引起的特性的降低，i型非晶硅基光電轉換層212 的厚度設定在從0. 1 μ m到0. 5 μ m的范圍內。在此實施例中，i型非晶硅基光電轉換層212 具有0.3μπι的厚度。如果i型非晶硅基光電轉換層212的沉積速率過高，則發生膜質量的降低例如膜的缺陷密度的增大，這是眾所周知的。因此，沉積速率的控制是重要的。在此實施例中，當有必要考慮到設定厚度以提高膜質量時，為了降低沉積速率，脈沖調制AC電源可以用于該等離子體處理。作為第一 η型半導體層213的η型晶體硅半導體層可以在下列沉積條件下沉積。 在沉積期間等離子體反應室101中的壓力期望在從240 到3600 的范圍內，在此實施例中為20001^。襯底201的基底溫度期望等于或小于250°C，在此實施例中等于180°C。具有 13. 56MHz頻率的CW AC電源用作提供到陰極102用于等離子體處理的電源。陰極102的每
單位面積的功率密度期望在從0. 02ff/cm2到0. 5ff/cm2的范圍內，在此實施例中等于0. 3W/
2
cm ο提供到等離子體反應室101中的氣體混合物含有硅烷氣體、氫氣和磷化氫氣體。 氫氣的流速期望是硅烷氣體的流速的大約三十倍到幾百倍，在此實施例中是硅烷氣體的 100 倍。優選地，第一 η型半導體層213的厚度為2nm或更大以向i型非晶硅基光電轉換層212施加足夠的內電場。然而，為了抑制非活性層也就是第一 η型半導體層213的光吸收量，優選地盡可能減小第一 η型半導體層213的厚度。因此，第一 η型半導體層213的厚度通常為50nm或更小。在此實施例中，第一 η型半導體層213的厚度通常為40nm。在上述條件下，沉積第一 pin結構多層體214。然后，下面將描述第二 pin結構多層體224的沉積方法。作為第二 ρ型半導體層221的ρ型晶體硅半導體層可以在下列沉積條件下沉積。 在沉積期間等離子體反應室101中的壓力期望在從240 到3600 的范圍內，在此實施例中為20001^。此外，襯底201的基底溫度期望為250°C或更小，在此實施例中為180°C。具有13. 56MHz頻率的CW AC電源用作提供到陰極102用于等離子體處理的電源。陰極102
的每單位面積的功率密度期望在從0. 02W/cm2到0. 5ff/cm2的范圍內，在此實施例中為0. 3W/
2
cm ο提供到等離子體反應室101中的氣體混合物含有硅烷氣體、氫氣和乙硼烷氣體。 優選地，氫氣的流速是硅烷氣體的流速的大約三十倍到幾百倍，在此實施例中是硅烷氣體的100倍。優選地，第二ρ型半導體層221具有2nm或更大的厚度以向i型晶體硅基光電轉換層222施加足夠的內電場。然而，為了抑制非活性層也就是第二 ρ型半導體層221的光吸收量，期望盡可能減小第二 P型半導體層221的厚度，從而增加到達i型晶體硅基光電轉換層222的光。因此，第二 ρ型半導體層221通常具有50nm或更小的厚度。在此實施例中，第二 P型半導體層221具有40nm的厚度。第二 ρ型半導體層221可以由合金材料例如非晶和晶體碳化硅、非晶硅鍺或類似物形成。第二 P型半導體層221可以由層疊在一起的多個不同的薄膜形成。i型晶體硅基光電轉換層222可以在下列沉積條件下沉積。期望地，在沉積期間等離子體反應室101中的壓力期望在從2401 到36001 的范圍內，在此實施例中為20001^。 襯底201的基底溫度期望等于或小于250°C，在此實施例中為180°C。具有13. 56MHz頻率的CW AC電源用作提供到陰極102用于等離子體處理的電源。陰極102的每單位面積的功率密度期望在從0. 02ff/cm2到0. 5ff/cm2的范圍內，在此實施例中為0. 3W/cm2。提供到等離子體反應室101中的氣體混合物含有硅烷氣體和氫氣。優選地，氫氣的流速是硅烷氣體的流速的大約三十倍到一百倍，在此實施例中此流速是硅烷氣體的大 100 倍。優選地，i型晶體硅基光電轉換層222的厚度為0. 5 μ m或更大，更優選地為1 μ m 或更大以作為光電轉換層保證足夠的光吸收量。此外，優選地，i型晶體硅基光電轉換層 222的厚度為20 μ m或更小，更優選地為15 μ m或更小，因為必須保證裝置的產率。在此實施例中，i型晶體硅基光電轉換層222具有2 μ m的厚度。在此實施例中，i型晶體硅基光電轉換層222必須具有良好的質量，并必須以較高的沉積速率沉積。因此，等離子體處理裝置的構造設置為最適于此步驟的沉積條件。更具體地，陰極102與陽極103之間的電極間距離設置為15mm，在所有其它的步驟中使用同一構造。前述處理可以提供i型晶體硅基光電轉換層222，該i型晶體硅基光電轉換層 222具有足夠的結晶比率并特別展現出由拉曼(Raman)光譜在δΖΟηπΓ1測得的峰強度和在 480nm-1處的峰強度之間的峰強度比值I52tl/I48tl在從5到10的范圍內。此外，作為i型晶體硅基光電轉換層222，可以使用i型晶體硅薄膜，也可以使用弱ρ型(weak ρ type)(或弱η 型)的含有微量的雜質并具有足夠的光電轉換功能的這樣的晶體硅薄膜。此外，i型晶體硅基光電轉換層222并不限于上述晶體硅薄膜，可以由合金材料的薄膜例如碳化硅或硅鍺的薄膜形成。作為第二 η型半導體層223的η型晶體硅半導體層可以在下列沉積條件下沉積。 在沉積期間等離子體反應室101中的壓力期望在從240 到3600 的范圍內，在此實施例中為2000Pa。此外，襯底201的基底溫度期望等于為250°C或更小，在此實施例中為180°C。 具有13. 56MHz頻率的CW AC電源用作提供到陰極102用于等離子體處理的電源。陰極102
的每單位面積的功率密度期望在從0. 02W/cm2到0. 5ff/cm2的范圍內，在此實施例中為0. 3W/
2
cm ο提供到等離子體反應室101中的氣體混合物含有硅烷氣體、氫氣和磷化氫氣體。 優選地，氫氣的流速是硅烷氣體的流速的大約三十倍到幾百倍，在此實施例中是硅烷氣體的100倍。優選地，第二 η型半導體層223具有2nm或更大的厚度以向i型晶體硅基光電轉換層222施加足夠的內電場。然而，為了抑制非活性層也就是第二 η型半導體層223的光吸收量，優選地盡可能減小第二 η型半導體層223的厚度。因此，第二 η型半導體層223具有50nm或更小的厚度。在此實施例中，第二 η型半導體層223具有40nm的厚度。
第二 η型半導體層223可以由合金材料例如晶體碳化硅或硅鍺制成。根據上述條件，第一 pin結構多層結構214和第二 pin結構多層結構2M在同一等離子體反應室101中連續地沉積。其后，第二電極203通過濺射方法或氣相沉積方法沉積ZnO或類似物的導電膜以及鋁、銀或類似物的金屬膜來沉積。通過上述步驟，可以制造硅基薄膜光電轉換元件206。在此實施例中，用于第一 ρ型半導體層211(也就是ρ型非晶碳化硅半導體層)的沉積步驟(第二等離子體處理步驟)采用脈沖調制AC電源作為用于等離子體處理的電源， 用于i型晶體硅基光電轉換層222的沉積步驟(第一等離子體處理步驟)采用CW AC電源。為了在沉積i型晶體硅基光電轉換層222的此步驟中將所沉積的膜的膜質量(例如結晶率和晶粒尺寸)保持在期望的水平，需要設定裝置構造例如陰極102與陽極103之間的距離以適于此步驟。例如，與沉積非晶硅基半導體層(例如非晶碳化硅半導體層)的步驟相比，在沉積i型晶體硅基光電轉換層222的步驟中，陰極102與陽極103之間的距離通常設定為窄的，等離子體反應室101中的壓力通常設定為高的。如上所述，當第一 ρ型半導體層211也就是ρ型非晶碳化硅半導體層將要在裝置的同一等離子體反應室101(其被設置為適于沉積i型晶體硅基光電轉換層222的步驟) 中沉積時，放電起始電壓比在沉積i型晶體硅基光電轉換層222的步驟中的更高，這是因為用于層222和211的沉積條件(具體地，等離子體反應室101中的設定壓力)互不相同。因此，為了在沉積第一 ρ型半導體層211(也就是ρ型非晶碳化硅半導體層)的步驟(也就是，其中放電起始電壓較高的步驟)中產生并維持均勻的等離子體，需要提供較大的功率。當提供的功率增大時，等離子體處理速率增大從而沉積速率增大。由于P型非晶碳化硅半導體層也就是第一 P型半導體層211具有50nm或更小的很小的厚度，為了控制厚度必須降低沉積速率。在此實施例中，因此，沉積第一 ρ型半導體層211也就是ρ型非晶碳化硅半導體層的步驟采用脈沖調制AC電源作為用于等離子體處理的電源。這可以實現沉積速率的降低， 還可以實現產生并維持均勻的等離子體。由此，脈沖調制AC電源的使用抑制了提供的功率的量，從而可以降低沉積速率。此外，瞬時提供的功率和電壓可以增大從而均勻的等離子體可以在電極之間產生并維持。(第四實施例)根據此實施例的等離子體處理裝置類似于圖1中示出的。根據此實施例的硅基薄膜光電轉換元件的橫截面類似于圖4中示出的光電轉換元件的橫截面。因此，硅基薄膜光電轉換元件及其制造方法將在下面參照圖4描述。玻璃襯底或例如具有半透明性和耐熱性的聚酰亞胺的樹脂襯底在等離子體CVD 沉積工藝中通常用作襯底201。在此實施例中，玻璃襯底用作襯底201。第一電極202由透明導電膜例如氧化錫、氧化銦錫或氧化鋅形成。這些材料通常通過CVD、濺射、氣相沉積等沉積。在此實施例中，第一電極202由氧化錫制成。雙pin結構多層體230通過等離子體CVD方法在同一等離子體反應室101(沉積室)中沉積。在此實施例的硅基薄膜光電轉換元件中，P型、i型和η型半導體層依次層疊在襯底201上以形成pin結構。在此實施例中，第一 ρ型半導體層211是摻有硼的ρ型非晶碳化硅半導體層，i型非晶硅基光電轉換層212是i型非晶硅半導體層，第一 η型半導體層213是摻有磷的η型晶體硅半導體層。硅基半導體層通常由硅、碳化硅、硅鍺或類似物制成。硼、鋁或類似物通常用作導電半導體層的P型摻雜劑，磷或類似物通常用作導電半導體層的η型摻雜劑。第二電極203由金屬例如銀或鋁制成，或者由氧化錫、氧化銦錫或氧化鋅的透明導電膜或其多層結構形成。這些通常通過例如CVD、濺射或氣相沉積的方法來沉積。在此實施例中，氧化鋅和銀依次層疊作為第二電極203。下面將描述雙pin結構多層體230的形成方法。如前所述，雙pin結構多層體230通過等離子體CVD方法在同一等離子體反應室 101中形成。作為第一 ρ型半導體層211的ρ型非晶碳化硅半導體層通過在下列條件下向陰極 102提供CW AC電源來形成。沉積壓力在從2001 到30001 的范圍內，襯底201的基底溫度為250°C或更小。提供的CW AC電源具有13. 56MHz的頻率，陰極的每單位面積的功率密度在從0. 0Iff/cm2到0. 3ff/cm2的范圍內。提供到等離子體反應室101中的氣體混合物含有硅烷氣體、氫氣、甲烷氣體和乙硼烷氣體。優選地，提供到等離子體反應室101的原料氣體包括硅烷基氣體和含有氫氣的稀釋氣體，更優選地包括甲烷或三甲基乙硼烷。優選地，氫氣的流速是硅烷氣體的流速的幾倍到幾十倍。第一 ρ型半導體層211期望具有2nm或更大的厚度以向i型非晶硅基光電轉換層 212施加足夠的內電場。然而，期望盡可能減小第一ρ型半導體層211的厚度以抑制非活性層也就是第一 P型半導體層211的光吸收量，從而增加到達i型非晶硅基光電轉換層212 的光。因此，第一 P型半導體層211通常具有50nm或更小的厚度。作為i型非晶硅基光電轉換層212的i型非晶硅半導體層通過在下列條件下向陰極102提供脈沖調制AC電源來形成。沉積壓力在從2001 到30001 的范圍內，襯底201 的基底溫度等于或小于250°C。提供的脈沖調制AC電源具有13. 56MHz的頻率，陰極的每單位面積的功率密度在從0. 0Iff/cm2到0. 3ff/cm2的范圍內。脈沖調制的開啟時間和關閉時間可以根據期望的沉積速率設定，通常設定在從幾微秒到幾毫秒的范圍內。提供到等離子體反應室101中的氣體混合物含有硅烷氣體和氫氣。優選地，氫氣的流速是硅烷氣體的流速的5到20倍，從而可以形成具有良好膜質量的非晶i型光電轉換層。考慮到光吸收量和由于光退化引起的特性的降低，i型非晶硅基光電轉換層212 的厚度設定在從0. 1 μ m到0. 5 μ m的范圍內。作為第一 η型半導體層213的η型晶體硅半導體層通過在下列條件下向陰極102 提供CW AC電源來形成。沉積壓力在從2401 到36001 的范圍內，襯底201的基底溫度為 250°C或更小。提供的CW AC電源具有13. 56MHz的頻率，其陰極的每單位面積的功率密度在從0. 02ff/cm2到0. 5ff/cm2的范圍內。提供到等離子體反應室101中的氣體混合物含有硅烷氣體、氫氣和磷化氫氣體。 氫氣的流速是硅烷氣體的流速的大約幾十倍。優選地，第一 η型半導體層213具有2nm或更大的厚度以向i型非晶硅基光電轉換層212施加足夠的內電場。然而，為了抑制非活性層也就是第一 η型半導體層213的光吸收量，優選地盡可能減小第一 η型半導體層213的厚度。因此，第一 η型半導體層213通常具有50nm或更小的厚度。在上述條件下，形成第一 pin結構多層體214。然后，下面將描述第二 pin結構多層體224的沉積方法。作為第二 ρ型半導體層211的ρ型晶體硅半導體層通過在下列條件下向陰極102 提供CW AC電源來形成。沉積壓力在從2401 到36001 的范圍內，襯底201的基底溫度為 250°C或更小。提供的CW AC電源具有13. 56MHz的頻率，其陰極的每單位面積的功率密度在從0. 02ff/cm2到0. 5ff/cm2的范圍內。提供到等離子體反應室101中的氣體混合物含有硅烷氣體、氫氣和乙硼烷氣體。 氫氣的流速是硅烷氣體的流速的大約幾十倍。優選地，第二 ρ型半導體層221具有2nm或更大的厚度以向i型晶體硅基光電轉換層222施加足夠的內電場。然而，為了抑制非活性層也就是第二 ρ型半導體層221的光吸收量，期望盡可能減小第二 P型半導體層221的厚度，從而增加到達i型晶體硅基光電轉換層222的光。因此，第二 ρ型半導體層221通常具有50nm或更小的厚度。第二 ρ型半導體層221可以由一層合金材料例如非晶和晶體碳化硅、非晶硅鍺或類似物形成。第二 P型半導體層221可以由層疊在一起的多個不同的薄膜形成。i型晶體硅基光電轉換層222通過在下列條件下向陰極102施加CWAC電源來形成。沉積壓力在從240 到3600 的范圍內，襯底201的基底溫度等于或小于250°C。提供的CW AC電源具有13. 56MHz的頻率，其陰極的每單位面積的功率密度在從0. 02ff/cm2到 0. 5ff/cm2的范圍內。提供到等離子體反應室101中的氣體混合物含有硅烷氣體和氫氣。優選地，氫氣的流速是硅烷氣體的流速的30到100倍，更優選地前者是后者的80倍或更小。優選地，i型晶體硅基光電轉換層222的厚度設定為0. 5μπι或更大，更優選地為 Iym或更大以保證作為光電轉換層的足夠光吸收量。此外，優選地，i型晶體硅基光電轉換層222的厚度為20 μ m或更小，更優選地為15 μ m或更小，以保證裝置的產率。前述處理可以提供i型晶體硅基光電轉換層222，該i型晶體硅基光電轉換層222 具有足夠的結晶比率并特別展現出由拉曼光譜在52011!^1測得的峰強度與在48011!^1處的峰強度之間的峰強度比值Ι52(ι/Ι·在從5到10的范圍內。此外，作為i型晶體硅基光電轉換層222，可以使用i型晶體硅薄膜，也可以使用含有微量的雜質并具有足夠的光電轉換功能的弱P型(或弱η型)的晶體硅薄膜。此外，i型晶體硅基光電轉換層222并不限于上述晶體硅薄膜，可以由合金材料例如碳化硅或硅鍺的薄膜形成。作為第二 η型半導體層223的η型晶體硅半導體層通過在下列沉積條件下向陰極 102提供CW AC電源來沉積。沉積壓力期望在從240 到3600 的范圍內，襯底201的基底溫度期望為250°C或更小。提供的CW AC電源具有13. 56MHz的頻率，它的陰極102的每單位面積的功率密度在從0. 02ff/cm2到0. 5ff/cm2的范圍內。提供到等離子體反應室101中的氣體混合物含有硅烷氣體、氫氣和磷化氫氣體。 氫氣的流速是硅烷氣體的流速的大約幾十倍。優選地，第二 η型半導體層223具有2nm或更大的厚度以向i型晶體硅基光電轉換層222施加足夠的內電場。然而，為了抑制非活性層也就是第二 η型半導體層223的光吸收量，優選地盡可能減小第二 η型半導體層223的厚度。因此，第二 η型半導體層223具有50nm或更小的厚度。第二 η型半導體層223可以由合金材料例如晶體碳化硅或硅鍺制成。根據上述條件，第一 pin結構多層結構214和第二 pin結構多層結構2 在同一等離子體反應室101中連續地形成。其后，第二電極203通過濺射方法或氣相沉積方法沉積氧化鋅或類似物的導電膜以及鋁、銀或類似物的金屬膜來沉積。通過上述步驟，可以制造硅基薄膜光電轉換元件。在此實施例中，如上所述，用于i型晶體硅基光電轉換層222的形成步驟采用CW AC電源，用于i型非晶硅基光電轉換層212的形成步驟采用脈沖調制AC電源。在i型晶體硅基光電轉換層222的形成步驟中，硅基膜結晶，因此，與形成非晶硅基薄膜的情況相比，需要增大提供的功率和原料氣體的氫氣含量，從而期望使用允許提供較高功率的CWAC電源。由于i型晶體硅基光電轉換層222具有從0. 5 μ m到20 μ m的大的厚度，考慮到減小膜形成時間，期望提高沉積速率，還期望使用允許提供高的功率的CW AC電源。為了維持膜質量例如i型晶體硅基光電轉換層222的結晶度，上述的硅基光電轉換元件的制造裝置的構造設計成匹配其形成條件。如果i型非晶硅基光電轉換層212的形成速率過高，則發生膜質量的降低例如膜的缺陷密度的增大，這是眾所周知的。因此，沉積速率的控制是重要的。在通過上述裝置形成i型非晶硅基光電轉換層212的步驟中，當提供的功率減小以獲得所需的沉積速率時，難于在電極之間產生均勻的等離子體，導致沉積的半導體膜的膜質量和膜厚度在平面內方向變得不規則的問題。因此，此實施例在形成i型非晶硅基光電轉換層212的步驟中采用脈沖調制AC電源。因而，可以實現降低沉積速率并產生均勻的等離子體。由此，脈沖調制AC電源的使用抑制了提供功率數量的時間平均值，因此可以降低沉積速率。此外，瞬時提供的功率和電壓可以增大從而可以產生均勻的等離子體。(第五實施例)下面將描述根據此實施例的硅基薄膜光電轉換元件的制造方法。此實施例的硅基光電轉換元件具有與第四實施例的基本相同的結構。然而，第一 P 型半導體層211(見圖4)的形成方法不同于第四實施例的。在第五實施例中，第一 ρ型半導體層211通過向陰極102提供脈沖調制AC電源來形成，其它的半導體層通過與第四實施例中的相同的形成方法來形成。下面將描述第一 P型半導體層211的形成方法。作為第一 ρ型半導體層211的ρ型非晶碳化硅半導體層通過在下列沉積條件下向陰極102提供脈沖調制AC電源來形成。沉積壓力在從200 到3000 的范圍內，襯底201 的基底溫度等于或小于250°C。提供的脈沖調制AC電源具有13. 56MHz的頻率，它的陰極的每單位面積的功率密度在從0. 01ff/cm2到0. 3ff/cm2的范圍內。脈沖調制的開啟時間和關閉時間可以根據所需的沉積速率設定，通常設定在從幾微秒到幾毫秒的范圍內。提供到等離子體反應室101中的氣體混合物含有硅烷氣體、氫氣、甲烷氣體和乙硼烷氣體。優選地，提供到等離子體反應室101的原料氣體包括硅烷基氣體和含有氫氣的稀釋氣體，且可以包括甲烷或三甲基乙硼烷。優選地，氫氣的流速是硅烷氣體的流速的幾倍到幾十倍。第一 ρ型半導體層211期望具有2nm或更大的厚度以向i型非晶硅基光電轉換層 212施加足夠的內電場。然而，期望盡可能減小第一ρ型半導體層211的厚度以抑制非活性層也就是第一 P型半導體層211的光吸收量，從而增加到達i型非晶硅基光電轉換層212 的光。因此，第一 P型半導體層211通常具有50nm或更小的厚度。當需要調整或調節第一 P型半導體層211的膜厚度使其盡可能減小時，優選地，膜厚度的控制是容易的。在此沉積步驟中，電源供應單元108(見圖1)提供脈沖調制AC電源以降低沉積速率，這在促進膜厚度的控制上是有效的。類似于第四實施例，即使當沉積速率低時，脈沖調制AC電源的使用也可以增大瞬時提供的功率和電壓，因此可以產生均勻的等離子體。(第六實施例)下面將參照附圖描述根據此實施例的硅基薄膜光電轉換元件的制造方法。圖5是根據實施例的硅基薄膜光電轉換元件的示意性橫截面圖。參照圖5和4，硅基薄膜光電轉換元件206A的結構基本與硅基薄膜光電轉換元件206的結構相同，除了由i 型非晶硅基半導體制成的緩沖層301插入在第一 ρ型半導體層211與i型非晶硅基光電轉換層212之間。緩沖層301通過在下列條件下向陰極102提供脈沖調制AC電源來形成。沉積壓力在從200 到3000 的范圍內，襯底201的基底溫度等于或小于250°C。提供的脈沖調制AC電源具有13. 56MHz的頻率，陰極的每單位面積的功率密度在從0. 0Iff/cm2到0. 3ff/cm2 的范圍內。脈沖調制的開啟時間和關閉時間可以根據所需的沉積速率設定，通常設定在從幾微秒到幾毫秒的范圍內。提供到等離子體反應室101中的氣體混合物含有硅烷氣體、氫氣和甲烷氣體。優選地，提供到等離子體反應室101的原料氣體包括硅烷基氣體和含有氫氣的稀釋氣體，并可以包括甲烷。優選地，氫氣的流速是硅烷氣體的流速的幾倍到幾十倍。緩沖層301可以減小硼雜質從第一 ρ型半導體層211向i型非晶硅基光電轉換層 212的擴散。從而，可以抑制i型非晶硅基光電轉換層212的質量降低以及i型非晶硅基光電轉換層212中能帶輪廓(band profile)的變化。因此，當根據實施例的硅基薄膜光電轉換元件在太陽能電池中使用時，可以抑制太陽能電池的特性的降低。考慮到減小硼雜質向i型非晶硅基光電轉換層212的擴散，緩沖層301優選地具有2nm或更大的厚度；考慮到需要抑制緩沖層301的光吸收量的情況，優選地為50nm或更小。當第一 ρ型半導體層211和緩沖層301由非晶碳化硅半導體膜形成時，緩沖層301 優選地具有此能帶輪廓，即帶隙從第一P型半導體層211的一側連續地或階梯地減小，這個變化持續到它與i型非晶硅基光電轉換層212的邊界。通過連續地或階梯地減小緩沖層301 的帶隙，膜界面處能帶輪廓的不連續性(discontinuity)可以被減小以抑制電子和空穴的復合，從而可以改善太陽能電池的特性。此帶隙的控制通過逐漸減小甲烷氣體(其是原料氣體之一)的流速來進行，從而改變沉積的膜的成分。在此步驟中，沉積速率的減小促進了對甲烷氣體的流速的調整，從而具有所需能帶輪廓的緩沖層301可以容易地形成。
此實施例的制造方法可以制造具有比第五實施例的更高的光電轉換效率和更好的光退化特性的硅基薄膜光電轉換元件。(第七實施例)此實施例的等離子體處理裝置和方法以下列順序進行將襯底201設置在等離子體反應室中陽極103上的步驟；在襯底201上沉積雙pin結構多層體230的等離子體CVD 步驟；將襯底201和沉積在其上的雙pin結構多層體230從等離子體反應室101取出的步驟；以及蝕刻等離子體反應室101中的陰極102和陽極103上以及等離子體反應室101的內壁上的殘留膜的步驟。等離子體CVD步驟包括采用CW AC電源沉積晶體硅基光電轉換層的第一等離子體處理步驟。等離子體蝕刻步驟采用比第一等離子體處理步驟更高的放電起始電壓，采用脈沖調制AC電源進行等離子體蝕刻。等離子體蝕刻步驟對在等離子體CVD步驟中附著到等離子體反應室101的陰極102和陽極103以及等離子體反應室101的內壁的硅基半導體膜進行蝕刻。如在此實施例中進行的，等離子體CVD步驟只需要包括采用CW AC電源的至少第一等離子體處理步驟，它還可以包括采用脈沖調制AC電源的沉積步驟。等離子體蝕刻步驟只需要以比第一等離子體處理步驟中的更高的放電起始電壓開始，并采用脈沖調制AC電源進行等離子體蝕刻。此實施例將在下面詳細地描述。此實施例的等離子體處理裝置具有與圖1中示出的裝置相同的構造。通過此實施例的等離子體處理裝置形成的雙Pin結構多層體具有例如與圖4中示出的雙pin結構多層體230相同的構造。參照圖4，雙pin結構多層體230在與第三實施例相同的條件下形成在襯底201上。參照圖1和4，沉積雙pin結構多層體230的等離子體CVD步驟多次地進行，然后進行等離子體蝕刻步驟以蝕刻在等離子體反應室101中陰極102和陽極103上以及等離子體反應室101的內壁上的殘留膜。從而清洗裝置。等離子體蝕刻步驟的條件與第二實施例中等離子體蝕刻步驟的相同。通常，用于沉積良好的晶體硅基薄膜的條件和裝置的構造設置在限制的范圍內， 從而裝置的構造設計成匹配這些條件。在此實施例中，等離子體CVD步驟包括采用CW AC電源沉積晶體硅基薄膜層的第一等離子體處理步驟。在此情況下，裝置的構造例如電極間距離設定為適于此步驟。當此裝置進行等離子體蝕刻步驟(也就是第二等離子體處理步驟)時，其中使用的氣體的離子化不太可能發生，從而放電起始電壓增大。在此實施例中，等離子體蝕刻步驟通過向陰極102 提供脈沖調制AC電源而進行，從而通過在電極之間施加高電壓，均勻的等離子體可以在電極之間產生并保持，提供的功率的量可以保持為小的。此外，此方法可以減小裝置的絕緣部分損傷的可能性，即使當等離子體在除了電極之間的部分以外的部分中發生時。(第八實施例)此實施例的等離子體處理裝置具有與圖1中示出的基本相同的構造。此實施例的等離子體處理方法依此重復下列步驟第二實施例中的等離子體蝕刻步驟；將襯底201設置在等離子體反應室中陽極103上的步驟；第七實施例中等離子體CVD 步驟(也就是沉積雙Pin結構多層體230的等離子體CVD步驟)；以及取出襯底201的步
馬聚ο等離子體蝕刻步驟在沉積第一 pin結構多層體214之前進行以蝕刻附著到陽極 102和陰極103以及等離子體反應室101的內壁的半導體膜的最外面的和下面的層。為了沉積具有良好重復性的雙Pin結構多層體230，優選地，等離子體反應室101中的環境在開始沉積時保持基本不變。為了穩定等離子體并防止雜質的混合，期望具有均勻的膜表面的膜沉積在陰極102和陽極103以及等離子體反應室101的內壁上。還期望，i型半導體層暴露在殘留膜的最外面的表面上。此步驟可以在同一等離子體反應室101中重復沉積良好質量的雙pin結構多層體 230。在此等離子體蝕刻步驟中，i型半導體層的表面通過蝕刻殘留膜而暴露，該殘留膜在此等離子體蝕刻步驟之前沉積在陰極102和陽極103以及等離子體反應室101的內壁上。因此，蝕刻厚度的控制是重要的，蝕刻速率必須降低。此實施例的等離子體處理裝置的陰極102與陽極103之間的距離設計為適于沉積 i型晶體硅基光電轉換層的等離子體CVD步驟。因此，在采用惰性氣體和氟基蝕刻氣體的氣體混合物的等離子體蝕刻步驟中，當施加的電壓與用于產生等離子體的電壓相同時難以離子化蝕刻氣體，因此所施加的電壓必須大于用于產生等離子體的電壓。類似于第二實施例，等離子體蝕刻步驟采用脈沖調制AC電源用于產生等離子體。 因而，即使為了在電極之間產生并維持均勻的等離子體而施加高電壓時，也可以減小提供的功率的量從而可以減小蝕刻速率。此外，提供的功率的量可以通過調整脈沖的占空比 (duty ratio)來調整，從而蝕刻厚度可以容易地控制。(第九實施例)現在將參照附圖描述根據此實施例的等離子體處理裝置。圖6是根據此實施例的等離子體處理裝置的示意圖。參照圖6，等離子體處理裝置具有布置在等離子體反應室101 中的多個成對的陽極103和陰極102。多個成對的陽極103和陰極102經由一個阻抗匹配電路105連接到電源供應單元108。在此結構中，難以在多個成對的陽極103與陰極102中同時產生輝光放電等離子體。更具體地，當輝光放電等離子體在一個或一些電極對中產生時，這些電極對的每個的電極之間的阻抗變小。從而，提供在其它電極對之間的功率減小，導致等離子體不在這些電極之間產生的問題。此問題在施加到陰極102的功率和電壓小的步驟中變得顯著，從而高的電壓必須施加在每個電極對中。施加在每個電極對中的高電壓增大了輝光放電等離子體在所有電極對的電極之間同時發生的可能性，從而可以產生均勻的等離子體。然而，施加在每個電極對中的高電壓增大了等離子體處理速率。因此，在等離子體處理速率必須降低的步驟中上述情況成為問題。在此實施例，電源供應單元108可以向陰極102提供脈沖調制AC電源。從而，即使當高電壓施加在每個電極對中，均勻的等離子體可以在電極之間產生并維持而不增大等離子體處理速率。
當此實施例的等離子體處理裝置進行第四實施例到第六實施例的制造方法時，脈沖調制AC電源在形成第一 ρ型半導體層211、i型非晶硅基光電轉換層212和緩沖層301 的步驟中使用。從而，可以抑制沉積速率。此外，高電壓可以施加在每個電極對中從而可以產生均勻的等離子體。通過產生均勻的等離子體，可以改善在襯底201的表面方向上的硅基半導體層的膜質量和膜厚度的均勻性。當具有此實施例的構造的等離子體處理裝置采用高放電起始電壓進行等離子體蝕刻步驟時，在所有的電極對中同時地產生并維持輝光放電等離子體是更困難的，需要更高的施加電壓。脈沖調制AC電源可以同樣地在此情況下有效地使用。(第十實施例)現在將參照附圖描述根據此實施例的等離子體處理裝置。圖7示意地示出了根據此實施例的等離子體處理裝置。參照圖7，等離子體處理裝置在等離子體反應室101中具有多個成對的陽極103和陰極102。多個阻抗匹配電路105分別對應于多個成對的陽極103 和陰極102布置。每對陽極103和陰極102經由相應的阻抗匹配電路105連接到電源供應單元108。在此結構中，各個成對的陽極103和陰極102相對于電源供應單元108的阻抗匹配可以單獨地進行。從而，即使當陽極103和陰極102具有大的面積，均勻的等離子體可以在每對電極之間產生并維持。實際示例下面將描述本發明的硅基薄膜光電轉換元件的實際示例。在此實際示例中，多層硅基薄膜光電轉換元件通過在圖1中示出的等離子體處理裝置的同一等離子體反應室101中連續地形成圖4中示出的雙pin結構多層體230來制造。 裝置的構造設計成匹配用于形成晶體硅基半導體層的條件。更具體地，關于形成晶體硅基半導體層的條件，在膜沉積期間等離子體反應室101中的壓力ρ和陰極102與陽極103之間的距離d的pd乘積調整為允許在陰極102與陽極103之間容易地產生等離子體。此實際示例的多層硅基薄膜光電轉換元件采用厚度為4mm的玻璃襯底作為襯底 201。在襯底201上，連續地層疊有作為第一電極202的厚度為1 μ m的氧化錫膜；作為第
一P型半導體層211的厚度為IOnm的非晶碳化硅層；作為i型非晶硅基光電轉換層212的厚度為0. 5 μ m的非晶硅層；作為第一 η型半導體層213的厚度為30nm的微晶硅層；作為第
二P型半導體層221的厚度為30nm的微晶硅層；作為i型晶體硅基光電轉換層222的厚度為3 μ m的微晶硅層；作為第二 η型半導體層223的厚度為30nm的微晶硅層；以及作為第二電極203的厚度為0. 05 μ m的氧化鋅膜與0. 1 μ m的Ag膜的組合。作為電源輸出單元108的輸出，頻率為13. 56MHz的脈沖調制AC電源用于沉積第一 P型半導體層211(非晶硅層)和i型非晶硅基光電轉換層212 (非晶硅層)。脈沖調制的開啟時間是100微秒，關閉時間是400微秒，占空比是20%。提供到陰極102的功率密度的時間平均值為0. 04W/cm2。此外，頻率為13. 56MHz的CW AC電源用作電源供應單元108的輸出以沉積第一 η 型半導體層213 (微晶硅層)、第二 ρ型半導體層221 (微晶硅層)、i型晶體硅基光電轉換層222(微晶硅層)以及第二 η型半導體層223(微晶硅層)。提供到陰極102的功率密度為 0. 2W/cm2。
通過上述形成方法，晶體硅基半導體層和非晶硅基半導體層通過等離子體CVD方法在同一等離子體反應室101中形成。此外，沉積速率可以容易地控制，均勻的等離子體可以在形成非晶硅基半導體層的步驟中產生。具有良好特性的硅基薄膜光電轉換元件可以通過上述形成方法制造。盡管已經詳細地描述并示出了本發明，可以清楚地理解，本發明只是通過說明和示例的方式并不是通過限制的方式，本發明的范圍由權利要求的條款說明。
權利要求
1.一種光電轉換元件的制造方法，該光電轉換元件包括多個Pin結構多層體，該光電轉換元件在相同的等離子體反應室中通過等離子體化學氣相沉積方法層疊在襯底上，所述多個Pin結構多層體的第一 pin結構多層體包括ρ型硅基半導體層、i型非晶硅基半導體層、以及η型硅基半導體層，所述多個Pin結構多層體的第二 pin結構多層體包括ρ型硅基半導體層、i型晶體硅基半導體層、以及η型硅基半導體層，采用脈沖調制交流電源作為等離子體處理的電源形成所述第一 Pin結構多層體的所述i型非晶硅基半導體層，以及采用連續波形交流電源作為等離子體處理的電源形成所述第二 Pin結構多層體的所述i型晶體硅基半導體層。
2.根據權利要求1所述的光電轉換元件的制造方法，其中所述第一 Pin結構多層體的所述i型非晶硅基半導體層在以下條件下形成 沉積期間的氣壓在從200 到3000 的范圍內， 襯底的基底溫度為250°C或更低，以及陰極的每單位面積的功率密度在從0. 0Iff/cm2到0. 3ff/cm2的范圍內。
3.根據權利要求1或2所述的光電轉換元件的制造方法，其中所述第一 Pin結構多層體的ρ型硅基半導體層為ρ型非晶硅基半導體層，并且采用脈沖調制交流電源作為等離子體處理的電源形成所述P型非晶硅基半導體層。
4.根據權利要求3所述的光電轉換元件的制造方法，其中所述第一 Pin結構多層體的所述ρ型非晶硅基半導體層在以下條件下形成 沉積期間的氣壓在從200 到3000 的范圍內， 襯底的基底溫度為250°C或更低，以及陰極的每單位面積的功率密度在從0. 0Iff/cm2到0. 3ff/cm2的范圍內。
5.根據權利要求4所述的光電轉換元件的制造方法，其中由i型非晶硅基半導體制成的緩沖層插入在所述第一 Pin結構多層體的所述ρ型硅基半導體層與所述第一 Pin結構多層體的所述i型非晶硅基半導體層之間； 采用脈沖調制交流電源作為等離子體處理的電源形成所述緩沖層。
6.根據權利要求5所述的光電轉換元件的制造方法，其中所述緩沖層在以下條件下形成沉積期間的氣壓在從200 到3000 的范圍內， 襯底的基底溫度為250°C或更低，以及陰極的每單位面積的功率密度在從0. 0Iff/cm2到0. 3ff/cm2的范圍內。
7.根據權利要求4所述的光電轉換元件的制造方法，其中所述第一 Pin結構多層體的η型硅基半導體層為η型晶體硅基半導體層，并且采用連續波形交流電源作為等離子體處理的電源形成所述η型晶體硅基半導體層。
8.根據權利要求4所述的光電轉換元件的制造方法，還包括步驟在層疊所述Pin結構多層體之前，采用脈沖調制交流電源作為等離子體處理的電源在所述等離子體反應室中進行等離子體蝕刻。
9.根據權利要求8所述的光電轉換元件的制造方法，其中重復執行所述層疊所述Pin結構多層體的步驟以及所述進行等離子體蝕刻的步驟。
10.根據權利要求4所述的光電轉換元件的制造方法，其中在設置在所述等離子體反應室中的陰極和陽極的電極間距離為相同的情況下，形成所述第一 pin結構多層體的所述i型非晶硅基半導體層以及所述第二 Pin結構多層體的所述 i型晶體硅基半導體層。
11.根據權利要求4所述的光電轉換元件的制造方法，其中采用經由一個阻抗匹配電路連接到一個電源的多個陰極-陽極對，形成所述第一 Pin 結構多層體的所述i型非晶硅基半導體層以及所述第二 Pin結構多層體的所述i型晶體硅基半導體層。
全文摘要
在相同的等離子體反應腔室(101)中進行至少兩個等離子體處理步驟的情況下，按照每個步驟中等離子體處理所需的電源選擇CW交流電源或脈沖調制交流電源。因此，即使在等離子體處理條件由于裝置構造而受到限制的步驟中，也可以進行更多種的等離子體處理。而且，通過使用脈沖調制的交流電源，均勻的等離子體可以在電極之間產生，并且提供在電極之間的功率可以減小。由于可以減小等離子體處理速率，所以處理的質量控制變得容易。
文檔編號C23C16/24GK102347402SQ20111021548
公開日2012年2月8日 申請日期2007年6月13日 優先權日2006年6月23日
發明者三宮仁, 中野孝紀 申請人:夏普株式會社