本發明涉及半導體技術領域，特別涉及LDMOS晶體管及其形成方法。

背景技術：
橫向雙擴散金屬氧化物半導體晶體管（lateraldoublediffusionMOS,LDMOS），由于具備高擊穿電壓，與互補金屬氧化物半導體（CMOS）工藝兼容的特性，被廣泛應用于功率器件中。與傳統MOS晶體管相比，傳統MOS器件中的源極區域和漏極區域相對于柵極對稱；而LDMOS器件中的漏極區域比源極更遠離柵極，在漏極區域與柵極之間有一個較長的輕摻雜區域，被稱為漂移區。LDMOS在源漏接高壓時，通過漂移區來承受較高的電壓降，獲得高擊穿電壓的目的。現有技術公開了一種LDMOS結構，請參考圖1，圖1為N型LDMOS晶體管結構的剖面示意圖，包括：P型襯底101；位于P型襯底101內的P-型阱區111；位于P型襯底101內的N-型漂移區121，所述N-型漂移區121與P-型阱區111相鄰；位于P-型阱區111內的N+型源極區域112；位于N-型漂移區121內的N+型漏極區域122；位于N-型漂移區121內的淺溝槽隔離結構123，所述淺溝槽隔離結構123位于N+型源極區域112和N+型漏極區域122之間、且與所述N+型漏極區域122相鄰；位于P型襯底101表面的柵介質層131，所述柵介質層131覆蓋部分P-型阱區111和部分淺溝槽隔離結構123；位于柵介質層131上的柵電極層132；位于柵電極層132兩側的側墻133。當LDMOS晶體管開啟時，在N+型源極區域112和N+型漏極區域122施加電壓，電流可由N+型源極區域112經過P-型阱區111、N-型漂移區121，并聚集于N+型漏極區域122。由于淺溝槽隔離結構123的存在，N-型漂移區121中的電場分布改變，讓淺溝槽隔離結構區域123承受了較大的電場，進而可以獲得較高的LDMOS擊穿電壓。在公開號為CN101266930的中國專利申請中還可以發現更多與上述技術方案相關的信息。但是，現有技術形成的LDMOS的擊穿電壓有待進一步提高。

技術實現要素：
本發明解決的問題是提供一種LDMOS晶體管及其形成方法，以提高LDMOS晶體管的擊穿電壓和降低成本。為解決上述問題，本發明提供了一種LDMOS晶體管，包括：半導體襯底，所述半導體襯底內具有漂移區、與所述漂移區相鄰的阱區；位于所述阱區內的源區；位于所述漂移區內的漏區；位于所述漂移區內的隔離結構，所述隔離結構位于所述漏區和所述源區之間，所述隔離結構的下表面沿所述LDMOS的溝道方向的寬度大于上表面沿所述LDMOS的溝道方向的寬度；位于所述半導體襯底上的柵極結構，所述柵極結構覆蓋部分所述阱區和部分所述隔離結構。可選的，所述漂移區的摻雜類型與所述半導體襯底的摻雜類型相反。可選的，所述阱區的摻雜類型與所述半導體襯底的摻雜類型相同。可選的，所述隔離結構的與所述源區相對的側邊與所述隔離結構的下表面的夾角在50°~80°的范圍內。可選的，所述隔離結構的與所述漏區相對的側邊與所述隔離結構的下表面的夾角在50°~80°的范圍內。可選的，所述隔離結構的與所述源區相對的側邊與所述隔離結構的下表面的夾角在50°~80°的范圍內，且所述隔離結構的與所述漏區相對的側邊與所述隔離結構的下表面的夾角在50°~80°的范圍內。可選的，所述柵極結構包括柵介質層、位于柵介質層上的柵電極和位于柵電極兩側的側墻。本發明還提供一種LDMOS晶體管的形成方法，包括：提供半導體襯底；在所述半導體襯底表面形成介質層；刻蝕所述介質層，形成隔離結構以及相鄰隔離結構之間的開口，所述開口暴露出所述半導體襯底，所述隔離結構的下表面沿所述待形成LDMOS的溝道方向的寬度大于上表面沿所述待形成LDMOS的溝道方向的寬度；在所述開口內填充滿外延層，所述外延層厚度與所述隔離結構厚度相同，所述外延層材料與所述半導體襯底材料相同；在所述外延層內形成漂移區和與漂移區相鄰的阱區，所述漂移區覆蓋所述隔離結構，所述漂移區覆蓋部分所述半導體襯底，所述阱區覆蓋部分所述半導體襯底；在所述外延層表面形成柵極結構；在所述柵極結構兩側的外延層內形成源區和漏區。可選的，所述第一半導體襯底材料為Si、鍺硅或者絕緣體上硅。可選的，所述介質層材料為SiO2或者Si3N4。可選的，所述隔離結構通過干法刻蝕工藝形成。可選的，所述隔離結構通過干法刻蝕工藝形成，所述隔離結構的與所述源區相對的側邊與所述隔離結構的下表面的夾角在50°~80°的范圍內。可選的，所述隔離結構通過干法刻蝕工藝形成，所述隔離結構的與所述漏區相對的側邊與所述隔離結構的下表面的夾角在50°~80°的范圍內。可選的，所述隔離結構通過干法刻蝕工藝形成，所述隔離結構的與所述源區相對的側邊與所述隔離結構的下表面的夾角在50°~80°的范圍內，且所述隔離結構的與所述漏區相對的側邊與所述隔離結構的下表面的夾角在50°~80°的范圍內。可選的，所述外延層通過化學氣相淀積的工藝形成。可選的，在所述化學氣相淀積工藝后，還包括化學機械拋光的步驟。可選的，所述柵極結構包括柵介質層、位于柵介質層上的柵電極和位于柵電極兩側的側墻，所述柵極結構覆蓋部分所述阱區和部分所述隔離結構。與現有技術相比，本發明的技術方案具有以下優點：本發明中LDMOS晶體管的源區和漏區之間設有隔離結構，且隔離結構的下表面沿LDMOS的溝道方向的寬度大于上表面沿LDMOS的溝道方向的寬度，增加了隔離結構在LDMOS工作時電流路徑上的寬度，使隔離結構承受了更大的電壓，有效提高了LDMOS的擊穿電壓；本發明中LDMOS在提高擊穿電壓的同時，其制造工藝采用常規CMOS制造工藝實現，與現有的晶體管的制造工藝兼容；本發明中LDMOS與現有技術形成的LDMOS相比，在擊穿電壓相同時，晶體管占用芯片面積更小，利于節省成本。進一步，所述隔離結構的與所述源區相對的側邊與所述隔離結構的下表面的夾角在50°~80°的范圍內；或者所述隔離結構的與所述漏區相對的側邊與所述隔離結構的下表面的夾角在50°~80°的范圍內；再或者所述隔離結構的與所述源區相對的側邊與所述隔離結構的下表面的夾角在50°~80°的范圍內，且所述隔離結構的與所述漏區相對的側邊與所述隔離結構的下表面的夾角在50°~80°的范圍內。由于所述隔離結構通過干法刻蝕工藝形成，而干法刻蝕工藝在縱向刻蝕的過程中不可避免的會出現橫向刻蝕，使所述隔離結構的側邊與所述隔離結構的下表面的夾角在50°~80°范圍內容易形成，保證了隔離結構下表面沿待形成LDMOS的溝道方向的寬度大于上表面沿待形成LDMOS的溝道方向的寬度。附圖說明圖1是現有技術中一種采用淺溝槽隔離結構的LDMOS晶體管的結構示意圖。圖2是本發明實施例LDMOS晶體管的形成方法的流程圖。圖3至圖9是本發明實施例LDMOS晶體管的形成過程剖面結構示意圖。圖10是本發明實施例LDMOS晶體管的剖面結構示意圖。圖11是現有技術形成的N型LDMOS晶體管的I-V特性曲線和本發明實施例形成的N型LDMOS晶體管的I-V特性曲線對比示意圖。具體實施方式由背景技術可知，現有技術形成的LDMOS的擊穿電壓有待進一步提高。對此，本發明的發明人對現有技術形成LDMOS晶體管的過程進行了研究，發現：請繼續參考圖1，在現有技術方案中，通常采用干法刻蝕工藝刻蝕P型襯底101形成開口，然后對所述開口進行介質材料填充，形成淺溝槽隔離結構123。雖然干法刻蝕具有較好的各向異性的特性，但在進行縱向刻蝕的過程中不可避免的會存在橫向刻蝕，且刻蝕過程中所形成開口的頂部比底部的橫向刻蝕時間更長，導致最終形成的所述開口具有上表面面積大于下表面面積的倒梯形結構。因此，后續使用介質材料填充上述開口形成的隔離結構123的上表面面積大于下表面面積。為了進一步提高LDMOS晶體管的擊穿電壓，本領域技術人員能想到的做法之一是增加隔離結構123的體積，以增加隔離結構123沿LDMOS溝道方向的寬度，使隔離結構123能分擔LDMOS工作時電流路徑上更多的電壓。但在LDMOS晶體管的制備過程中，增加隔離結構123的體積，會不可避免的增加晶體管單元的面積，提高成本。為解決上述問題，本發明的發明人提供一種LDMOS晶體管的形成方法，請參考圖2，包括：步驟S101，提供半導體襯底，在所述半導體襯底表面形成介質層；步驟S102，刻蝕所述介質層，形成隔離結構以及相鄰隔離結構之間的開口，所述開口暴露出所述半導體襯底，所述隔離結構的下表面沿所述待形成LDMOS的溝道方向的寬度大于上表面沿所述待形成LDMOS的溝道方向的寬度；步驟S103，在所述開口內填充滿外延層，所述外延層厚度與所述隔離結構厚度相同，所述外延層材料與所述半導體襯底材料相同；步驟S104，在所述外延層內形成漂移區和與漂移區相鄰的阱區，所述漂移區覆蓋所述隔離結構，所述漂移區覆蓋部分所述半導體襯底，所述阱區覆蓋部分所述半導體襯底；步驟S105，在所述外延層表面形成柵極結構；步驟S106，在所述柵極結構兩側的外延層內形成源區和漏區。下面結合具體實施例對本發明的LDMOS晶體管的形成方法做詳細描述，圖3至圖9為本發明實施例的LDMOS晶體管的形成過程的剖面結構示意圖。需要說明的是，提供這些附圖的目的是有助于理解本發明的實施例，而不應解釋為對本發明的不當的限制。為了更清楚起見，圖中所示尺寸并未按比例繪制，可能會做放大、縮小或其他改變。下面的描述中闡述了很多具體細節以便充分理解本發明。但是本發明能夠以很多不同于在此描述的其他方式來實施，本領域技術人員可以在不違背本發明內涵的情況下做類似推廣，因此本發明不受下面公開的具體實施例的限制。請參考圖3，提供半導體襯底401，在所述半導體襯底401表面形成介質層402。具體地，所述半導體襯底401可以為體硅襯底、鍺硅襯底或絕緣體上硅襯底。當所述半導體襯底401用于后繼形成N型LDMOS晶體管時，所述半導體襯底401為P型摻雜；當所述半導體襯底401用于后繼形成P型LDMOS晶體管時，所述半導體襯底401為N型摻雜。具體地，所述介質層402可以為SiO2或Si3N4，形成介質層402的工藝可以是化學氣相淀積或物理濺射。請參考圖4，刻蝕所述介質層402，形成隔離結構403以及相鄰隔離結構403之間的開口413（未完整示出），所述開口413暴露出所述半導體襯底401，所述隔離結構403的下表面沿所述待形成LDMOS的溝道方向的寬度大于上表面沿所述待形成LDMOS的溝道方向的寬度。形成所述隔離結構403以及隔離結構403之間的開口413的具體工藝為：在所述介質層402上形成第一圖形化光刻膠層（未示出），以所述第一圖形化光刻膠層為掩膜，干法刻蝕介質層402直至露出半導體襯底401。所述干法刻蝕工藝為反應離子刻蝕，刻蝕氣體為CF4和O2的混合氣體，CF4占混合氣體的比例在20%~80%的范圍內，刻蝕氣壓在30mTorr~150mTorr的范圍內，刻蝕功率在50W~500W的范圍內。去除第一圖形化光刻膠層后，形成隔離結構403以及相鄰隔離結構403之間的開口413。所述隔離結構403的下表面沿所述待形成LDMOS的溝道方向的寬度大于上表面沿所述待形成LDMOS的溝道方向的寬度。所述隔離結構與現有技術形成的淺溝槽隔離結構相比，增加了隔離結構在待形成LDMOS工作時電流路徑上的寬度，使隔離結構承受了更大的電壓，可有效提高LDMOS的擊穿電壓。具體地，所述隔離結構403的與所述待形成LDMOS源區相對的側邊與所述隔離結構403的下表面的夾角α在50°~80°的范圍內。所述隔離結構403通過反應離子刻蝕工藝形成步驟簡單，可有效提高LDMOS的擊穿電壓。具體地，所述隔離結構403的與所述待形成LDMOS漏區相對的側邊與所述隔離結構403的下表面的夾角β在50°~80°的范圍內。所述隔離結構403通過反應離子刻蝕工藝形成步驟簡單，可有效提高LDMOS的擊穿電壓。具體地，所述隔離結構403的與所述待形成LDMOS源區相對的側邊與所述隔離結構403的下表面的夾角α在50°~80°的范圍內，且所述隔離結構403的與所述待形成LDMOS漏區相對的側邊與所述隔離結構403的下表面的夾角β在50°~80°的范圍內。所述隔離結構403通過反應離子刻蝕工藝形成步驟簡單，可有效提高LDMOS的擊穿電壓。作為一個具體實施例，使用反應離子刻蝕工藝刻蝕介質層402，刻蝕氣體為CF4和O2的混合氣體，CF4與O2的體積比例為3:2，刻蝕氣壓為50mTorr，刻蝕功率為200W。所形成隔離結構403的與所述待形成LDMOS源區相對的側邊與隔離結構403下表面的夾角α為80°，且形成隔離結構403的與所述待形成LDMOS漏區相對的側邊與隔離結構403下表面的夾角β為80°。需要說明的是，由于反應離子刻蝕工藝在縱向刻蝕的同時具有橫向刻蝕的特性，所以在刻蝕介質層402后形成的隔離結構403側邊與隔離結構403的下表面的夾角為銳角。可以通過調整刻蝕工藝參數，例如選擇不同刻蝕氣體（SF6，CF4或者CHF3），或者不同混合刻蝕氣體的體積比例（CF4和O2的不同體積比例，CHF3和O2的不同體積比例），獲得可調的隔離結構403側邊與隔離結構403下表面的夾角值。請參考圖5，在所述開口413內填充滿外延層404，所述外延層404厚度與所述隔離結構403厚度相同，所述外延層404材料與所述半導體襯底401材料相同。所述填充外延層工藝可以是化學氣相淀積或分子束外延。采用分子束外延工藝可以精確控制外延層的厚度，而采用化學氣相淀積工藝可以提高填充的速率。在本實施例中，所述填充外延層404工藝為化學氣相淀積，外延層404材料為Si。需要說明的是，無論使用化學氣相淀積還是分子束外延工藝，在所述開口413內填充外延層材料后，都會在隔離結構403上形成多余的外延層材料。為了使外延層材料的厚度與隔離結構403厚度相同，還需要化學機械拋光步驟，去除隔離結構403上多余外延層，使外延層材料的表面和隔離結構403的表面齊平。請參考圖6，在所述外延層404內形成漂移區405，所述漂移區405覆蓋所述隔離結構403，所述漂移區405覆蓋部分所述半導體襯底401。在所述外延層404內形成漂移區405的具體工藝為：在所述外延層404表面上形成第二圖形化光刻膠層（未示出），所述第二圖形化光刻膠層具有暴露出隔離結構403和部分外延層404的開口，以所述第二圖形化光刻膠層為掩膜，沿開口向暴露出的結構內進行第一次離子注入，形成漂移區405。形成漂移區405后，去除第二圖形化光刻膠層。所述漂移區405的導電類型與待形成LDMOS晶體管的溝道導電類型相同，當待形成LDMOS為N型時，所述所述第一次離子注入的類型為N型，當待形成LDMOS為P型時，所述所述第一次離子注入的類型為P型，所述漂移區405覆蓋隔離結構403，所述漂移區405覆蓋部分所述半導體襯底401。需要指出的是，在LDMOS中為了使漂移區形成高阻區，能夠承受更高的電壓，漂移區一般采用較低濃度離子摻雜，摻雜離子濃度范圍為1E18/cm3至1E20/cm3。請參考圖7，在所述外延層404內形成阱區406，所述阱區406與所述漂移區405相鄰，所述阱區406覆蓋部分所述半導體襯底401。在所述外延層404內形成阱區406的具體工藝為：在外延層404表面形成第三圖形化光刻膠層（未示出），所述第三圖形化光刻膠層覆蓋漂移區405，所述第三圖形化光刻膠層具有暴露出部分外延層404的開口，以所述第三圖形化光刻膠層為掩膜，沿開口向暴露出的部分外延層404內進行第二次離子注入，形成阱區406。形成阱區406后，去除第三圖形化光刻膠層。所述阱區406的導電類型與待形成LDMOS晶體管的溝道導電類型相反，當待形成LDMOS為N型時，所述第二次離子注入的類型為P型，當待形成LDMOS為P型時，所述第二次離子注入的類型為N型，所述阱區406與所述漂移區405相鄰，所述阱區406覆蓋部分所述半導體襯底401。需要說明的是，在實際制作過程中形成漂移區405和形成阱區406的兩個步驟可以互換。請參考圖8，在所述外延層404表面形成柵極結構，所述柵極結構包括位于外延層404表面的柵介質層407、位于柵介質層407上的柵電極408和位于柵電極408兩側的側墻409。所述柵極結構覆蓋部分所述阱區406和部分所述隔離結構403。柵極介質層407、位于柵極介質層407上的柵電極408和位于柵電極408兩側的側墻409的形成工藝為本領域技術人員所熟知，在此不再贅述。在本實施例中，組成柵極結構的柵介質層407為氧化硅，位于柵介質層407上的柵電極408為多晶硅，柵極兩側的側墻409為氧化硅。請參考圖9，在所述柵極結構兩側的外延層404內形成源區410和漏區411，所述源區410位于阱區406內，所述漏區411位于漂移區405內，且使隔離結構403位于源區410和漏區411之間。在所述柵極結構兩側的外延層404內形成源區410和漏區411的具體工藝為：在所述外延層404表面上形成第四圖形化光刻膠層（未示出），所述第四圖形化光刻膠層具有暴露出部分阱區406和部分漂移區405的開口，以所述第四圖形化光刻膠層為掩膜，沿開口向暴露出結構內進行第三次離子注入，在阱區406內形成源區410，在漂移區405內形成漏區411。在形成源區410和漏區411后，去除第四圖形化光刻膠層。所述源區410的導電類型與待形成的LDMOS晶體管的溝道導電類型相同，所述漏區411的導電類型與待形成的LDMOS晶體管的溝道導電類型相同，當待形成LDMOS為N型時，所述所述第三次離子注入的類型為N型，當待形成LDMOS為P型時，所述所述第三次離子注入的類型為P型，且使隔離結構403位于所述源區410和所述漏區411之間。本發明還提供一種LDMOS晶體管，請參考圖10，包括：半導體襯底301，所述半導體襯底301內具有漂移區305、與漂移區相鄰的阱區306；位于所述阱區306內的源區310；位于所述漂移區305內的漏區311；位于所述漂移區305內的隔離結構303，所述隔離結構303位于所述漏區311和所述源區310之間，所述隔離結構303的下表面沿所述LDMOS的溝道方向的寬度大于上表面沿所述LDMOS的溝道方向的寬度；位于所述半導體襯底301上的柵極結構，所述柵極結構覆蓋部分所述阱區306和部分所述隔離結構303。具體地，所述半導體襯底301可以為體硅襯底、鍺硅襯底或絕緣體上硅襯底。若所述LDMOS晶體管為N型時，所述半導體襯底301的摻雜類型為P型；若所述LDMOS晶體管為P型時，所述半導體襯底301的摻雜類型為N型。具體地，所述漂移區305的摻雜類型與所述半導體襯底301的摻雜類型相反。所述阱區306的摻雜類型與所述半導體襯底301的摻雜類型相同。若所述半導體襯底301為N型時，所述漂移區305的摻雜類型為P型，所述阱區306的摻雜類型為N型；若所述半導體襯底301為P型時，所述漂移區305的摻雜類型為N型，所述阱區306的摻雜類型為P型。所述柵極結構包括位于半導體襯底301表面的柵介質層307、位于柵介質層307上的柵電極308和位于柵電極兩側的側墻309，所述柵極結構覆蓋部分所述阱區306和部分所述隔離結構303。所述柵介質層307可以為SiO2、HfO2或者其他高K材料，所述柵電極308可以為多晶硅或金屬材料，所述側墻309可以為SiO2或者Si3N4。本發明的一實施例中，所述柵介質307的材料為SiO2，所述柵電極308的材料為多晶硅，所述側墻309的材料為SiO2。所述隔離結構303的與所述源區310相對的側邊與所述隔離結構303的下表面的夾角在50°~80°的范圍內；或者所述隔離結構303的與所述漏區311相對的側邊與所述隔離結構303的下表面的夾角在50°~80°的范圍內；再或者所述隔離結構303的與所述源區310相對的側邊與所述隔離結構303的下表面的夾角在50°~80°的范圍內，且所述隔離結構303的與所述漏區311相對的側邊與所述隔離結構303的下表面的夾角在50°~80°的范圍內。本發明的一實施例中，所述隔離結構303的與所述源區310相對的側邊與所述隔離結構303的下表面的夾角為80°，且所述隔離結構303的與所述漏區311相對的側邊與所述隔離結構303的下表面的夾角為80°。本發明的發明人對多種LDMOS晶體管結構進行了仿真模擬，以驗證本發明的效果。請參考圖11，圖中橫坐標為漏極電壓（Vd），縱坐標為漏極電流（Id）。圖中的Ⅰ曲線是現有技術形成的的N型LDMOS晶體管的I-V特性曲線，其所采用淺溝槽隔離結構的與源區相對的側邊與所述淺溝槽隔離結構的下表面的夾角為95°，且所述淺溝槽隔離結構的與漏區相對的側邊與所述淺溝槽隔離結構的下表面的夾角為95°；圖中的Ⅱ曲線是本發明實施例形成的N型LDMOS晶體管的I-V特性曲線，其所采用隔離結構的與源區相對的側邊與所述隔離結構的下表面的夾角為80°，且所述隔離結構的與漏區相對的側邊與所述隔離結構的下表面的夾角為80°。I-V特性曲線是使用美國新思（Synopsys）公司的TCAD軟件進行模擬獲得的。對比曲線Ⅰ和曲線Ⅱ，可以看出采用現有技術形成的N型LDMOS的擊穿電壓為31V，而采用本發明實施例的方法形成的N型LDMOS的擊穿電壓為35V。采用本發明實施例的方法獲得LDMOS晶體管的擊穿電壓比采用現有技術獲得的LDMOS晶體管的擊穿電壓高出了13%。需要說明的是，上述實施例是以N型LDMOS晶體管為例，可以更改晶體管的摻雜類型以得到具有同樣結構的P型LDMOS晶體管，得到同樣的技術效果。綜上所述，與現有技術相比，本發明具有以下優點：本發明中LDMOS晶體管的源區和漏區之間設有隔離結構，且隔離結構的下表面沿所述LDMOS的溝道方向的寬度大于上表面沿所述LDMOS的溝道方向的寬度，有效提高了擊穿電壓；本發明中LDMOS在提高擊穿電壓的同時，其制造工藝與現有的晶體管的制造工藝兼容；本發明中LDMOS與現有技術形成的LDMOS相比，在擊穿電壓相同時，晶體管占用芯片面積更小，利于節省成本。本發明雖然已以較佳實施例公開如上，但其并不是用來限定本發明，任何本領域技術人員在不脫離本發明的精神和范圍內，都可以利用上述揭示的方法和技術對本發明技術方案做出可能的變動和修改，因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬于本發明技術方案的保護范圍。