具有無源器件的芯片封裝的制作方法
【專利摘要】本發明涉及具有無源器件的芯片封裝。一種芯片封裝器件包含導電芯片載體，至少一個附接到導電芯片載體的半導體芯片，和嵌入芯片載體、至少一個半導體芯片的絕緣層壓結構，以及無源電子器件。該無源電子器件包含第一結構化的導電層，該第一結構化的導電層延伸到層壓結構的表面上方。
【專利說明】具有無源器件的芯片封裝

【技術領域】
[0001]本發明涉及半導體芯片封裝技術，并且更具體來說涉及具有無源器件的半導體芯片封裝。

【背景技術】
[0002]提供更小、更薄、更輕、更廉價的具有減小功耗、更多不同功能和改進的可靠性的電子系統的必要性，已經在所有涉及的【技術領域】中推動一連串技術革新。這對于為小型化電子系統提供保護的環境并且允許高度可靠性的組裝和封裝的領域也是如此。


【發明內容】

[0003]根據芯片封裝的一個實施例，芯片封裝包括導電芯片載體，至少一個附接到導電芯片載體的半導體芯片，以及嵌入導電芯片載體和至少一個半導體芯片的絕緣層壓結構。芯片封裝進一步包括一個包括第一結構化的導電層的無源電子器件，該第一結構化的導電層延伸到層壓結構的表面上方。
[0004]根據芯片封裝的另一個實施例，該芯片封裝包括導電芯片載體，至少一個附接到導電芯片載體的半導體芯片，延伸到導電芯片載體上方的絕緣層，以及包括第一結構化的導電層的無源電子器件。第一結構化的導電層延伸到絕緣層上方。該封裝進一步包括絕緣層壓結構，該絕緣層壓結構嵌入導電芯片載體、至少一個半導體芯片和無源電子器件。
[0005]本領域的技術人員在閱讀下面詳細描述和查看附圖時，將會認識到附加的特征和優點。

【專利附圖】

【附圖說明】
[0006]附圖被包含用于提供對實施例的進一步理解，并且結合在本說明書中和構成它的一部分。附圖圖示實施例并且與說明書一起用來解釋實施例的原理。將易于理解其他實施例和實施例的許多預期的優點，因為通過參考下面的詳細描述，它們得到更好的理解。圖中的元件并不是必要地相對于彼此成比例。相似參考數字標注相應的類似部分。
[0007]除了上下文另外指示之外，在不同附圖中的只是首個數字不同的參考數字可以指類似或相同的部分。加上后綴“—η”的參考數字是指所參考部分的具體元件。
[0008]圖1Α示意性地圖示包括芯片載體、半導體芯片、絕緣層壓結構和無源電子器件的芯片封裝的一個實施例的橫截面視圖。
[0009]圖1Β示意性地圖示包括芯片載體、半導體芯片、絕緣層壓結構和無源電子器件的芯片封裝的一個實施例的橫截面視圖。
[0010]圖2Α示意性地圖示包括兩個線圈的芯片封裝的實施例的橫截面視圖。
[0011]圖2Β示意性地圖示圖2Α的芯片封裝的區段的頂視圖。
[0012]圖3示意性地圖示包括兩個線圈和一個磁芯的芯片封裝的實施例的橫截面視圖。
[0013]圖4示意性地圖示包括被附接到芯片載體的分離部分的兩個層集成線圈和一個磁芯的芯片封裝的實施例的橫截面視圖。
[0014]圖5示意性地圖示包括電容器的芯片封裝的實施例的橫截面視圖。
[0015]圖6示意性地圖示包括電容器和高ε電介質的芯片封裝的實施例的橫截面視圖。
[0016]圖7示意性地圖示包括安裝在芯片載體上的電容器的芯片封裝的實施例的橫截面視圖。
[0017]圖8示意性地圖示包括安裝在與芯片載體分離的載體的一部分上的電容器的芯片封裝的實施例的橫截面視圖。
[0018]圖9示意性地圖示包括電阻器的芯片封裝的實施例的橫截面視圖。

【具體實施方式】
[0019]現在參考附圖來描述方面和實施例。在下面的描述中，出于解釋的目的，闡明許多特定的細節以便提供對實施例的一個或多個方面的透徹理解。要理解的是，在不脫離本發明的范圍情況下，可以利用其他實施例并且可以做出結構或邏輯上的改變。應該進一步注意的是，附圖并不是成比例或不是必要成比例。
[0020]在下面【具體實施方式】中，參考附圖，附圖形成其中的一部分，并且在附圖中通過圖示的方式示出其中可以實施本發明的特定實施例。然而，對于本領域的技術人員可以顯而易見的是，在特定細節的更低程度情況下，可以實施實施例的一個或多個方面。
[0021]方向術語，諸如“頂”、“底”、“左”、“右”、“上”、“下”、“前”、“后”、“首”等是參考本文中所描述的(一個或多個)附圖的定向使用的。因為能夠將實施例在不同定向上定位，方向術語只是為了圖示的目的使用的而絕非加以限制的。進一步地，應該理解，在不脫離本發明的范圍的情況下，可以利用其他實施例并且可以做出結構或邏輯上的改變。所以，下面【具體實施方式】不是以限制的意義進行理解，并且本發明的范圍由所附的權利要求書來限定。
[0022]此外，雖然可以只關于若干實現中的一個，公開實施例中的特定的特征或方面，但是這樣的特征或方面可以與其他實現中的一個或多個其他特征或方面相結合，如對于任何給定或特定的應用而可能期望和有利的，除非特別地另外注釋或除非技術約束。而且，就在【具體實施方式】或權利要求中使用術語“包含”、“含有”、“具有”或它們的其他變型來說，這些術語意在與術語“包括”類似的方式是包含性的。術語“示例性”僅意味著作為例子而不是最佳或最優的。還要理解的是:出于簡化和容易理解的目的，用相對于彼此特定的尺寸圖示本文中所描繪的特征和/或元件；并且實際的尺寸可以實質上不同于本文中所圖示的尺寸。
[0023]如在本說明書中采用地，術語“接合”、“附接”、“連接”、“耦接”和/或“電連接/電耦接”不意圖表示元件或層必須直接接觸在一起；在“接合”、“附接”、“連接”、“耦接”和/或“電連接/電耦接”的元件之間可以分別地提供介入元件或層。然而，依照本公開，上述提到的術語還可以任選地含有特定的意義:元件或層被直接接觸在一起，即在“接合”、“附接”、“連接”、“耦接”和/或“電連接/電耦接”的元件之間分別地不提供介入元件或層。
[0024]以下進一步所描述的(一個或多個)半導體芯片可以是不同類型的，可以通過不同的技術制造，并且可以包含例如集成的電、電光或電機械電路或無源器件。例如，(一個或多個)半導體芯片可以被配置為(一個或多個)功率半導體芯片諸如功率M0SFET (金屬氧化物半導體場效應晶體管)、IGBT (絕緣柵雙極晶體管)、JFET (結柵場效應晶體管)、功率雙極晶體管或功率二極管。而且，(一個或多個)半導體芯片可以包含控制電路、微處理器或微電機械部件。(一個或多個)半導體芯片無需由特定的半導體材料例如S1、SiC、SiGe、GaAs制造，并且而且可以含有并非是半導體的無機和/或有機材料諸如絕緣體、塑料或金屬。
[0025]具體地說，可以涉及含有垂直結構的(一個或多個)半導體芯片，也就是說，可以以使得電流在與(一個或多個)半導體芯片的主表面正交的方向上流動的那種方式制造(一個或多個)半導體芯片。含有垂直結構的半導體芯片可以具體地在它的兩個主表面上，也就是說，在它的底面和頂面上含有接觸焊盤。具體地說，(一個或多個)功率半導體芯片可以含有垂直結構。通過示例的方式，功率芯片例如功率M0SFET芯片的源電極和柵電極，可以位于一個主表面上，而功率芯片的漏電極被布置在另一個主表面上。
[0026]而且，本文中所描述的芯片封裝可以包括可以控制芯片封裝的其他半導體芯片的(一個或多個)邏輯集成電路芯片((一個或多個)邏輯芯片)。例如，通過來自邏輯芯片的電路徑可以控制功率半導體芯片的柵電極。在一個實施例中，(一個或多個)邏輯芯片可以含有非垂直的結構，該結構包括具有芯片接觸電極的有源主表面和不具有芯片接觸電極的無源主表面。
[0027](—個或多個)半導體芯片可以含有允許與在(一個或多個)半導體芯片中所包含的集成電路達成電接觸的接觸焊盤(或電極)。該電極可以全部被布置在半導體芯片的僅一個主表面或被布置在半導體芯片的兩個主表面。它們可以包含施加到半導體芯片的半導體材料的一個或多個電極金屬層。可以按任何期望的幾何形狀和任何期望的材料成分來制造電極金屬層。例如，它們可以包括以下組中所選擇的材料或用以下組中所選擇的材料制成:Cu、N1、NiSn、Au、Ag、Pt、Pd、這些金屬中的一個或多個的合金、導電有機材料或導電半導體材料。
[0028]一個或多個半導體芯片可以被安裝在芯片載體上，并且被嵌入在絕緣層壓結構中。絕緣層壓結構可以包括至少一個電絕緣層。該至少一個電絕緣層可以具有箔或片的形狀，它被層壓在(一個或多個)半導體芯片和載體的頂部上。該電絕緣層可以用聚合物材料制成。在一個實施例中，電絕緣層可以用聚合物材料制成，該聚合物材料涂有金屬層例如銅層(所謂的RCC (樹脂涂敷的銅)箔)。可以施加一段合適的時間的熱和壓，以附接電絕緣層到下層的結構。在層壓期間，電絕緣的箔或片能流動(即處于塑性狀態)，導致(一個或多個)半導體芯片之間或其他拓撲結構之間的間隙充滿電絕緣的箔或片的聚合物材料，該(一個或多個)半導體芯片或其他拓撲結構是在芯片載體上或在芯片載體可以形成其一部分的例如引線框架的其他部分上。
[0029]電絕緣層可以由任何適當的硬質塑料、熱塑料或熱固材料或層壓材料制成。在一個實施例中，電絕緣層可以由預浸料(預浸潰纖維的簡稱)制成，所述預浸料例如由纖維墊例如玻璃或碳纖維與樹脂例如硬質塑料材料的組合制成。例如，硬質塑料樹脂可以基于環氧樹脂制成。預浸料材料在本領域中是已知的，并且通常用于制造PCB (印刷電路板)。在另一個示例中，電絕緣層可以由顆粒增強層壓樹脂層制成。該顆粒可以由與預浸料層的纖維相同的材料制成。在一個示例中，電絕緣層可以由沒有被填充的層壓樹脂層制成。如以上所提到的，該樹脂可以是例如熱固樹脂。在又另一個示例中，電絕緣層可以由熱塑材料制成，該熱塑材料在層壓期間通過施加壓力和熱而熔化并且在冷卻和壓力釋放時(可逆地)硬化。由熱塑材料制成的層壓樹脂層還可以沒有被填充，被纖維增強或被顆粒增強。熱塑材料可以是例如一組材料中的一種或多種材料，該組材料是聚醚酰亞胺(PEI)、聚醚砜(PES)、聚苯硫醚(PPS)或聚酰胺酰亞胺(PAI)。
[0030]芯片封裝包括無源電子器件。可以施加導電層到絕緣層壓結構的電絕緣層的表面上，以便形成無源電子器件的至少一部分。例如，該導電層可以是金屬層。通過使用淀積工藝諸如例如化學汽相淀積、物理汽相淀積、化學和電化學技術例如濺射、電鍍或無電鍍，可以施加導電層到電絕緣層。在其他實施例中，例如通過使用層壓技術可以將導電層例如導電箔作為一個整體施加。應該理解的是，任何這樣的術語如“施加”或“淀積”意圖覆蓋字面上在相互之上施加層的所有種類和技術。
[0031]導電層可以被結構化以提供形成無源電子器件的一部分的結構化的導電層。可以使用各種產生結構化的導電層的技術。通過示例的方式，通過(部分的)蝕刻可以產生結構化的導電層。依賴于導電材料，可以使用各種蝕刻劑，在它們當中例如氯化銅、氯化鐵，HF，Na0H、HN03，K3Fe (0幻6和1(1。通過使用用于遮蔽導電層中的不要被蝕刻的區域的掩模，可以完成蝕刻。該掩模可以是在導電層上的施加的結構化的有機掩模層。通過印刷技術諸如模版印刷、絲網印刷或噴墨印刷，可以施加該結構化的有機掩模層。在另一個示例中，有機材料的連續層例如光致抗蝕劑可以被施加到導電層以及隨后例如通過光刻被結構化以產生結構化的有機掩模層。舉例來說，可以使用旋涂來施加有機材料的連續層。在其他示例中，通過材料機械技術諸如例如碾磨或壓印來產生結構化的導電層。
[0032]可以通過直通連接將無源電子器件的結構化的導電層電耦接到另一個導電元件諸如例如芯片載體、半導體芯片的接觸焊盤或無源電子器件的另一個導電層。可以通過產生至少一個垂直互連通道(通孔)來確立電耦接。該至少一個通孔可以包括開口和填充開口的導電材料。該開口可以以一種揭開另一個導電元件的區段的方式垂直經過該至少一個電絕緣層。例如，可以通過常規鉆孔、激光鉆孔、化學蝕刻或任何適當的方法來產生開口。例如，可以通過化學汽相淀積、物理汽相淀積、化學和電化學技術或任何其他適當的技術來執行用導電材料對開口的填充。
[0033]安裝(一個或多個)半導體芯片在其上的導電芯片載體形成芯片封裝的一部分。通過示例的方式，導電芯片載體可以形成引線框架的一部分。可以在引線框架的這個部分上安裝(一個或多個)半導體芯片。可以將絕緣層壓結構的電絕緣層層壓在引線框架和安裝在那上面的(一個或多個)半導體芯片上，以形成覆蓋和嵌入(一個或多個)半導體芯片的積累層壓結構。
[0034]通過示例的方式，例如，導電芯片載體可以是PCB (印刷電路板)。該PCB可以含有至少一層PCB絕緣層和附接到該絕緣層的結構化PCB金屬箔層。該PCB絕緣層通常是基于環氧樹脂、聚四氟乙烯、芳族聚酰胺纖維或碳纖維制成的，并且可以包含加固手段諸如纖維墊例如玻璃或碳纖維。在結構化的PCB金屬箔層上安裝該(一個或多個)半導體芯片。因此，在層壓電絕緣層之后，芯片封裝實際上可以是具有一個或多個集成在那里的裸芯片的多層PCB。
[0035]通過示例的方式，導電芯片載體可以包括陶瓷板或涂覆有金屬層的陶瓷板。舉例來說，這樣的載體可以是DCB (直接銅接合)陶瓷襯底。
[0036]在導電芯片載體上面經由接合層接合(一個或多個)半導體芯片。在一個實施例中，該接合層由焊料例如軟焊料、硬焊料或擴散焊料制成。如果使用擴散焊料作為連接技術，則使用焊料材料，所述焊料材料在焊料操作結束之后由于界面擴散工藝而引起在(一個或多個)半導體芯片的電極焊盤、擴散焊料接合層與芯片載體之間的界面的金屬間相。通過示例的方式，可以使用焊料材料諸如例如AuSn、AgSn、CuSn、Agin、Auln、Culn、AuS1、Sn或Au0
[0037]進一步，通過使用導電粘合劑，可以將(一個或多個)半導體芯片接合到芯片載體，所述導電粘合劑可以基于環氧樹脂或其他聚合物材料并且可以富含有例如金、銀、鎳或銅顆粒以便提供電導率。還可能的是，通過施加所謂的納米漿或通過直接淀積金屬顆粒并且然后通過執行燒結工藝以產生燒結的金屬顆粒層，來制備這樣的含有電互連顆粒的層。
[0038]芯片封裝包括無源電子器件。第一結構化的導電層形成電子器件的至少一部分。例如，該結構化的導電層可以形成線圈、電容器板和電阻層等等。它可以進一步包括導電跡線、引線或焊盤。
[0039]更特別地，無源電子器件可以是電感器。該電感器可以包括可以由結構化的導電層的類似螺旋形的跡線或引線產生的線圈。例如，可以通過繞組匝數、繞組半徑、跡線或引線的橫向尺寸、線圈中的磁芯的提供和絕緣層壓結構的材料成分來限定該電感器的電感。
[0040]進一步，無源電子器件可以是電容器。該結構化的導電層可以形成電容器的第一板。通過導電芯片載體或芯片載體形成其一部分的載體(例如，引線框架)的另一個部分，可以提供該電容器的第二板。可以通過電容器的第一板和第二板的尺寸、第一板與第二板之間的距離和被嵌入在電容器的第一板和第二板之間的電介質層或層堆疊來限定該電容器的電容。
[0041]仍進一步，無源電子器件可以是電阻器。該結構化的導電層可以形成電阻器的電阻性路徑。例如，通過所選擇的電阻性材料或電阻性材料復合物和通過電阻性路徑的尺寸來配置該電阻器的電阻。
[0042]圖1A示意性地圖示芯片封裝100A的橫截面視圖。芯片封裝100A包含導電芯片載體10。在一個實施例中，如上面所提到的，芯片載體10可以是平坦的金屬板。該金屬板的材料可以是銅、鋁或任何其他合適的材料。通過示例的方式，芯片載體10可以是引線框架或其一部分。在另一個實施例中，芯片載體10可以包括或由涂覆有導電層諸如例如金屬箔的塑料或陶瓷材料制造。
[0043]至少一個半導體芯片20被安裝在導電芯片載體10上面。該半導體芯片20可以被安裝在芯片載體10的底側上。在另一個實施例中，該半導體芯片20可以被安裝在芯片載體10的頂側上。該半導體芯片20可以是任何如上面所提到的類型。該半導體芯片20可以含有垂直的結構。通過示例的方式，該半導體芯片20可以是功率芯片。在另一個實施例中，該半導體芯片20可以是具有包括到芯片的接觸焊盤的有源表面和使芯片電絕緣的無源表面的非垂直的器件諸如例如邏輯芯片。
[0044]在一個實施例中，經由接合層(未示出)可以附接半導體芯片20到芯片載體10。如上面所提到的，該接合層可以由擴散焊料、導電粘合劑、含有金屬顆粒的納米漿或直接淀積到芯片載體的金屬顆粒制成。在一個實施例中，該接合層可以提供在芯片載體10和半導體芯片20之間的電耦接。舉例來說，可以將功率芯片的接觸焊盤例如漏電極電耦接到導電芯片載體10。在另一個實施例中，該接合層可以不提供在芯片載體10和半導體芯片20之間的電耦接。舉例來說，非垂直邏輯芯片的無源表面可以被附接到芯片載體10。
[0045]如圖1A中所示出，絕緣層壓結構30嵌入安裝在其上的芯片載體10和半導體芯片20。絕緣層壓結構30可以包括至少一層電絕緣層。該至少一個電絕緣層可以具有箔或片的形狀，并且可以例如由聚合物材料制成。在一個實施例中，如例如圖1Α中所示出，可以由第一電絕緣層30a來代表絕緣層壓結構30中的至少一個電絕緣層。第一電絕緣層30a可以被層壓在具有安裝在其上的半導體芯片20的芯片載體10的底側上。第一電絕緣層30a可以部分或完全覆蓋背對芯片載體10的半導體芯片20的一個或所有側墻和/或主表面，并且可以在沒有被半導體芯片20覆蓋的區域處部分或完全覆蓋芯片載體10的底側。芯片載體10的頂側可以例如保持不被第一電絕緣層30a覆蓋。
[0046]芯片封裝100A進一步包括結構化的導電層40。可以施加該結構化的導電層40到絕緣層壓結構30的表面，例如，如圖1A中所圖示的其底表面。
[0047]該結構化的導電層40可以具有無源電子器件諸如線圈、電容器或電阻器的特性結構。該結構化的導電層40可以在不與芯片載體10相交的平面內延伸。進一步，該結構化的導電層40可以在不與半導體芯片20相交的平面內延伸。
[0048]在另一個實施例中，如圖1B中所示出，可以施加該結構化的導電層40到絕緣層壓結構30的頂側。通過示例的方式，絕緣層壓結構30的第二電絕緣層30b可以被層壓到芯片載體10的頂側上面。該第二電絕緣層30b可以部分或完全覆蓋芯片載體10的頂側。可以將結構化的導電層40施加到絕緣層壓結構30的表面，例如如圖1A中所圖示的其頂表面。通過示例的方式，可以將結構化的導電層40施加到第二電絕緣層30b的頂表面。
[0049]在一個如上面所提到的實施例中，絕緣層壓結構30可以包含至少一個直通連接(未示出)，該直通連接提供垂直經過電絕緣層30a和/或30b中的至少一個延伸的電連接。進一步，該絕緣層壓結構30可以包含至少一個嵌入在絕緣層壓結構中的第一電絕緣層30a和第二電絕緣層30b之間的導電層(未示出)。
[0050]圖2A示出芯片封裝200的示例性實施方式的橫截面視圖，并且圖2B示出在芯片封裝200底側的絕緣層壓結構的表面區段的俯視圖。不用說，上面所描述的技術、層、材料和方法還可以被施加到以下的圖2A和圖2B中進一步所解釋的實施方式。
[0051]芯片封裝200包括導電芯片載體210。該導電芯片載體210可以含有多個部分例如第一芯片載體部分210_1，第二芯片載體部分210_2和第三芯片載體部分210_3等。在一個實施例中，芯片載體210可以是引線框架。
[0052]芯片封裝200可以是包括至少兩個芯片例如一個邏輯芯片和一個功率芯片的多芯片封裝。通過示例的方式，如圖2A所示出，該芯片封裝200可以包括第一半導體芯片220，第二半導體芯片222和例如第三半導體芯片224。這三個半導體芯片220，222和224可以被附接到導電芯片載體210的底側。在一個實施例中，第一半導體芯片220和第二半導體芯片222可以被安裝在第一芯片載體部分210_1上，并且第三半導體芯片224可以被安裝在第二芯片載體部分210_2上。在另一個實施例中，半導體芯片220，222和224可以被安裝在芯片載體210的頂側上和/或可以被安裝上芯片載體210中的如圖2A所圖示的其他部分上。
[0053]通過示例的方式，第一半導體芯片220可以是具有例如非垂直芯片結構的邏輯芯片。非垂直芯片結構可以包括包含例如半導體芯片的接觸焊盤的半導體芯片的有源主表面和電絕緣的無源主表面。在一個實施例中，該邏輯芯片可以被安裝在具有面對芯片載體210的無源主表面的第一芯片載體部分210_1上。第二半導體芯片222和第三半導體芯片224可以例如是具有例如垂直芯片結構的功率芯片。因此，通過示例的方式，該半導體芯片222和224的漏電極焊盤(圖中未示出)可以分別被機械安裝和電耦接到芯片載體部分210_1和210_2。背對芯片載體210的功率芯片的相對表面可以為源電極(未示出)和柵電極(未示出)分別提供接觸焊盤。
[0054]芯片封裝200進一步包括絕緣層壓結構230。該絕緣層壓結構230可以以相同的方式和到相同的程度(如關于圖1A和1B上面所描述)嵌入芯片載體210和安裝在其上的半導體芯片220、222和224。就是說，在一個實施例中，絕緣層壓結構230可以包括安裝在芯片載體210的底側上的第一電絕緣層230a(該芯片載體210具有安裝在其上的半導體芯片220、222和224)，任選地包括安裝在該芯片載體210的頂側上第二電絕緣層230b，并且任選地包括附接到第一電絕緣層230a的底側的第三電絕緣層230c。
[0055]可以省略第二電絕緣層230b。在這種情況(其對應于圖1A的芯片封裝的實施方式)下，芯片載體部分210_1、210_2和/或210_3中的一個或多個的頂側可以保持暴露的，并且可以用作被配置成安裝在熱沉或應用板上的外部端子。
[0056]而且，芯片封裝200可以例如包括第一結構化的導電層242、第二結構化的導電層244和第三結構化的導電層240。該第三結構化的導電層240可以被嵌入在絕緣層壓結構230的兩個電絕緣層之間，例如，在層230a和230c之間。可以施加第一結構化的導電層242到絕緣層壓結構230的底側表面。可以施加第二結構化的導電層244到絕緣層壓結構230的頂側表面。
[0057]第一結構化的導電層242可以包括第一區段242_1和第二區段242_2。第二結構化的導電層244也可以包括第一區段242_1和第二區段242_2。進一步，第三結構化的導電層240可以包括第一區段240_1和第二區段240_2。
[0058]第三結構化的導電層240可以用作互連在芯片載體部分210_1、210_2、210_3和/或半導體芯片220、222、224的電極焊盤與布置在層壓結構230的底表面的第一結構化的導電層242之間的電再分配結構。例如，如果不需要這樣的電再分配結構，可以省略第三電絕緣層230c。在這種情況下，第一結構化的導電層242被布置在第一電絕緣層230a的底表面上。
[0059]芯片封裝200的絕緣層壓結構230可以包括至少一個通孔或直通連接250。該至少一個直通連接250可以提供通過絕緣層壓結構230中的一個或多個電絕緣層例如通過層230a、230b和/或230c的電連接。通過示例的方式，芯片載體230的底側和/或半導體芯片220、222、224的接觸焊盤可以通過直通連接250被電耦接到第三結構化的導電層240或第一結構化的導電層242。該第一結構化的導電層242可以通過直通連接250被電耦接到第二結構化的導電層244和/或到第三結構化的導電層240。該第二結構化的導電層244還可以通過直通連接250例如被電耦接到芯片載體210的頂側。
[0060]如上面所提到的，可以有各種用于施加結構化的導電層240、242、244的技術。在一個實施例中，導電層諸如例如金屬箔可以在被層壓和結構化之前已經被附接到絕緣層壓結構230中的電絕緣層230a、230b或230c。在另一個實施例中，通過使用例如濺射技術、電流淀積技術或無電鍍技術，可以將導電層施加到電絕緣層230a、230b或230c。如上面所提到的，可以通過施加例如蝕刻技術來結構化該導電層。
[0061]如圖2A所圖示，第三結構化的導電層240的第一區段240_1、第一結構化的導電層242的第一區段242_1和直通連接250可以被配置以提供在芯片封裝200的部件諸如例如導電芯片載體210的部分或半導體芯片220、222或224之間的電耦接。通過示例的方式，可以將第一半導體芯片220電耦接到第二半導體芯片222，并且還可以將第一半導體芯片220耦接到第三半導體芯片224(在圖2A的橫截面視圖中未示出)。在一個實施例中，第一半導體芯片220可以是邏輯芯片，其可以電控制第二半導體芯片222和第三半導體芯片224。該半導體芯片222和224可以是功率芯片，并且可以與第一半導體芯片220電耦接的接觸焊盤(未示出)可以是M0SFET芯片的柵電極。而且，可以將第二半導體芯片222的接觸焊盤與第二芯片載體部分210_2電耦接，并且可以將第三半導體芯片224的接觸焊盤與第三芯片載體部分210_3電耦接。通過示例的方式，第二和第三半導體芯片222和224可以是功率芯片，并且第二半導體芯片222和第三半導體芯片224的接觸焊盤可以是功率芯片的漏電極，該接觸焊盤可以分別電耦接到第二和第三芯片載體部分210_2和210_3。第二半導體芯片222的源電極可以電耦接到第二芯片載體部分210_2，并且因此電耦接到第三半導體芯片224的漏電極。通過那種方式，芯片封裝200可以實現半橋電路，由此第一半導體芯片220可以用作門驅動電路。
[0062]如圖2A所圖示，第二結構化的導電層244中的第一區段244_1可以被配置為芯片封裝200的外部接觸焊盤(即外部端子)。第一區段244_1可以例如包括與第一芯片載體部分210_1電耦接的第一外部接觸焊盤、與第二芯片載體部分210_2電耦接的第二外部接觸焊盤和與第三芯片載體部分210_3電耦接的第三外部接觸焊盤。可以通過在頂部的金屬層諸如銅層用于例如外部接觸焊盤到應用板的焊接來加固第二結構化的導電層244的第一區段244_1。就是說，第二導電層244的結構化的第一區段244_1可以限定芯片封裝200的占用面積。
[0063]第一導電層242的第二區段242_2被配置為無源電子器件或其一部分。該無源電子器件可以是電感器。在這種情況下，第一導電層242的第二區段242_2可以被配置為通過導電跡線的一個或多個類似螺旋形的繞組來實現的第一線圈。通過示例的方式，圖2A的橫截面視圖(沿著圖2B的線A-A’)在第二導電層242的第二區段242_2中示出六條電跡線，該第二導電層242的第二區段242_2可以實現具有例如2.5個繞組的第一線圈(見圖2B)。第一線圈的電感可以通過電跡線的繞組匝數、繞組半徑和/或可以提供用于磁芯材料的絕緣層壓結構230的材料成分來設定。例如，第一線圈的電感可以被配置為在100 μ Η到ΙΟΟηΗ的范圍內，并且更具體地在ΙμΗ到ΙΟηΗ的范圍內。
[0064]在一個實施例中，第一結構化的導電層242的第二區段242_2 (即第一線圈)可以位于絕緣層壓結構230的底側的表面的、不是垂直地在芯片載體210的一部分的上方或下方的區域中。第一結構化的導電層242的第二區段242_2可以例如通過第三導電層240的第二區段240_2和至少一個直通連接250而與第一半導體芯片220電耦接。
[0065]第二結構化的導電層244的第二區段244_2可以同樣地被配置為無源電子器件或其一部分。例如，第二區段244_2可以被配置為第二線圈。通過示例的方式，第二線圈的電感可以通過電跡線的繞組匝數、繞組半徑和/或可以包括磁芯材料的絕緣層壓結構230的材料成分來設定。例如，第二線圈的電感的范圍可以是從100 μ Η到ΙΟΟηΗ，并且更具體地從1 μ Η到ΙΟηΗ。芯片封裝200可以例如包括第一線圈或第二線圈或第一線圈和第二線圈。
[0066]第二線圈可以通過直通連接250電耦接到第一線圈。可替代地，第二線圈可以電感地耦接到第一線圈。在一個實施例中，第二線圈可以位于絕緣層壓結構230的頂側的表面的、不是垂直地在芯片載體210的一部分上方或下方的區域中。具體地，第一線圈和第二線圈可以在正交于絕緣層壓結構230的方向上彼此對齊。
[0067]芯片封裝200可以任選地包括施加到絕緣層壓結構230的底側的電絕緣層270和第一結構化的導電層242。舉例來說，可以通過層壓的方法或任何其他適當的方法來施加電絕緣層270。該電絕緣層270可以部分或全部覆蓋第一結構化的導電層242 (例如第一線圈)。電絕緣層270可以用作保護層以便防止環境侵襲例如機械的、化學的或其他類型的影響對第一線圈的可能損壞。
[0068]圖3示出包括作為無源器件的電感器的示例性芯片封裝300。該芯片封裝300可以包括導電芯片載體310,該導電芯片載體310可以包括第一芯片載體部分310_1、第二芯片載體部分310_2和第三芯片載體部分310_3。芯片封裝300可以進一步包括第一半導體芯片320、第二半導體芯片322和第三半導體芯片324。半導體芯片320、322和324可以被安裝在芯片載體310的底表面上。絕緣層壓結構330可以嵌入芯片載體310和安裝在其上的半導體芯片320、322和324。至少一個電直通連接350可以提供經過絕緣層壓結構330的電絕緣層的電耦接。而且，可以包含包括第一區段342_1、第二區段342_2的第一結構化的導電層342，包括第一區段344_1和第二區段344_2的第二結構化的導電層344和包括第一區段340_1和第二區段340_2的第三結構化的導電層340。
[0069]第一結構化的導電層342的第二區段342_2可以被配置為第一線圈，并且第二結構化的導電層344的第二區段344_2可以被配置為第二線圈。而且，可以施加電絕緣層370到絕緣層壓結構330的底側。
[0070]絕緣層壓結構330可以包括安裝在芯片載體310的底側上的第一電絕緣層330a，該芯片載體310具有安裝在其上的半導體芯片320、322、324。第二電絕緣層330b可以任選地被安裝在芯片載體310的頂側上，并且第三電絕緣層330c可以任選地被附接到第一電絕緣層330a的底側。也包含在芯片封裝200中的芯片封裝300的前述的部件的特征和布置，對于芯片封裝200可以是同一的或類似的。所以，為了避免重復，鑒于這些部件，參考了上述的描述。
[0071 ] 在一個實施例中，如圖3對芯片封裝300示例性地圖示，第一線圈和第二線圈可以電感地耦接到磁芯360。該磁芯360可以與導電芯片載體310橫向間隔開和/或可以經過由導電芯片載體310的主表面所限定的平面。磁芯360可以經過第一電絕緣層330a。例如，它還可以至少部分進入到第二電絕緣層330b中和/或到第三電絕緣層330c中。
[0072]磁芯360的材料可以從高μ材料中選擇，該高μ材料是含有高(相對的)磁導率的材料，諸如鐵、鐵合金、鐵氧體、坡莫合金、金屬、毫微坡莫或任何其他適當的材料。該高μ材料可以例如是順磁性材料或鐵磁材料。在一個實施例中，磁芯360可以包括至少一層高μ材料的堆疊。
[0073]磁芯360可以在施加它到絕緣層壓結構330之前完全是預加工的。可以有不同的技術將磁芯360嵌入到絕緣層壓結構330中。在一個實施例中，通過例如沖壓、常規鉆孔或激光鉆孔、或蝕刻方法，可能產生到絕緣層壓結構330中的開口。可以將磁芯360插入到開口中。電絕緣層(例如，電絕緣層330c和/或330b)可以被層壓在磁芯360上面，使磁芯360完全嵌入在絕緣層壓結構330中。
[0074]圖4圖示包括作為無源器件的電感器的示例性芯片封裝400。該芯片封裝400可以包括導電芯片載體410 (例如引線框架)，該導電芯片載體410可以包括第一芯片載體部分410_1、第二芯片載體部分410_2、第三芯片載體部分410_3和第四芯片載體部分410_4。該芯片封裝400可以進一步包括第一半導體芯片420、第二半導體芯片422和第三半導體芯片424。半導體芯片420、422和424可以被安裝上芯片載體部分410_1和410_2的底表面上。而且，第四載體部分410_4可以用作磁芯480的載體，該磁芯可以例如被安裝到第四載體部分410_4的底表面。該磁芯480可以例如是金屬芯或高μ芯，并且參考上述的描述以避免重復。該磁芯480可以進一步包括至少一層或至少一片磁芯材料。在一個實施例中，通過與用于附接半導體芯片的方法類似的方法諸如例如芯片接合技術，磁芯480可以被附接到第四載體部分410_4的底表面。在另一個實施例中，通過與用于在絕緣層壓結構上產生導電層的方法類似的方法諸如例如電鍍或無電鍍、化學汽相淀積等等，磁芯480可以被附接到第四載體部分410_2。
[0075]芯片封裝400可以進一步包括絕緣層壓結構430，該絕緣層壓結構430包含例如電絕緣層430a、430b、430c以及嵌入芯片載體410和安裝在其上的半導體芯片420、422和424。至少一個電直通連接450可以提供經過絕緣層壓結構430的電絕緣層的電耦接。而且，可以包含包括第一區段442_1和第二區段442_2的第一結構化的導電層442，例如包括第一區段444_1和第二區段444_2的第二結構化的導電層444和例如包括第一區段440_1和第二區段440_2的第三結構化的導電層440。第一結構化的導電層442的第二區段442_2可以被配置為第一線圈，并且第二結構化的導電層444的第二區段444_2可以被配置為第二線圈。通過例如電直通連接450或感應耦接，可以將第一線圈與第二線圈電耦接。而且，可以將電絕緣層470施加到絕緣層壓結構430的底側。還包含在芯片封裝200或300中的芯片封裝400的部件的特征和布置，關于芯片封裝200或300可以是類似的。
[0076]在圖5中圖示了包括作為無源器件的電容器的示例性芯片封裝500。該芯片封裝500可以包括導電芯片載體510,其中該芯片載體510可以包括第一芯片載體部分510_1、第二芯片載體部分510_2和第三芯片載體部分510_3。該芯片封裝500可以進一步包括可以安裝在第一芯片載體部分510_1上的第一半導體芯片520、也可以安裝在第一芯片載體部分510_1上的第二半導體芯片522和可以安裝在第二芯片載體部分510_2上的第三半導體芯片524。半導體芯片520、522和524可以例如被安裝在芯片載體510的底側上。芯片封裝500可以進一步包括絕緣層壓結構530，該絕緣層壓結構530包含例如第一、第二和第三電絕緣層530a、530b、530c以及嵌入芯片載體510和半導體芯片520、522和524。例如，可以嵌入任選的第三結構化的導電層540在絕緣層壓結構530的電絕緣層壓層530a與530c之間。可以施加第一結構化的導電層542到絕緣層壓結構530的底側。而且，電絕緣層570可以被附接到絕緣層壓結構530的底側，并且可以覆蓋在其上的結構化的導電層542。芯片封裝500可以進一步包括至少一個提供經過電絕緣層壓層例如第一、第二和第三電絕緣層層530a或530b或530c的電耦接的直通連接550。芯片封裝500的部件的特征和布置可以類似于先前的實施例，并且參考上述的描述以便避免重復。
[0077]芯片封裝500可以進一步包括施加到絕緣層壓結構530的頂側的第二結構化的導電層544。該第二結構化的導電層544可以包括第一區段544_1、第二區段544_2和第三區段544_3。第一區段544_1可以提供芯片封裝500的接觸焊盤(外部端子)。在一個實施例中，通過例如銅層可以加固第一區段544_1。例如，第一區段544_1可以限定芯片封裝500的占用面積。
[0078]如圖5所圖示，芯片封裝500可以進一步包括第二結構化的導電層544的第二區段544_2和第三區段544_3。在一個實施例中，第二區段544_2可以形成無源器件的一部分。該無源器件可以是電容器，并且第二區段544_2可以形成電容器的第一板。例如，導電芯片載體510的第一部分510_1可以形成電容器的第二板。第三結構化的導電層544的第三區段544_3可以耦接到電容器的第二板，并且可以例如形成芯片封裝500的接觸焊盤(夕卜部端子)。電容器的電容可以通過位于第一板和第二板之間的絕緣層壓結構530的厚度和電介質材料(或在圖5所示出的實施例中，通過第二電絕緣層530b的厚度和電介質材料)來設定，并且進一步由電容器的第一板和電容器的第二板的橫向尺寸實現。例如，在這里的這個和其他實施例中，電容器的電容可以在從100 μ F到100nF的范圍內，并且更具體地可以在從1 μ F到10nF的范圍內。
[0079]在圖6中圖示了包括作為無源器件的電容器的示例性芯片封裝600。該芯片封裝600可以包括導電芯片載體610,該芯片載體610可以包括第一芯片載體部分610_1、第二芯片載體部分610_2和第三芯片載體部分610_3。該芯片封裝600可以進一步包括一個或多個半導體芯片，例如第一半導體芯片620、第二半導體芯片622和第三半導體芯片624。包含例如第一、第二和第三電絕緣層630a、630b、630c的絕緣層壓結構630可以嵌入芯片載體610和安裝在其上的半導體芯片620、622和624。芯片封裝600可以進一步包括第一結構化的導電層642、第二結構化的導電層644和第三結構化的導電層640。該第二結構化的導電層644可以例如包含第一區段644_1、第二區段644_2和第三部分644_3。而且，至少一個直通連接650可以提供經過絕緣層壓結構630的電絕緣層的電耦接。并且，電絕緣層670可以例如被施加到絕緣層壓結構630的底側和可以覆蓋施加在其上的第一結構化導電層642。可以以如較早所描述的相同方式實施芯片封裝600的部件，并且參考在這里的描述，特別是圖示芯片封裝500的圖5的描述。
[0080]如圖5所描述，第二結構化的導電層644的第二區段644_2可以形成電容器的第一板。而且，電容器的第二板可以由第一芯片載體部分610_1來提供。該第一芯片載體部分610_1可以耦接到第三區段644_3，該第三區段644_3可以例如形成芯片封裝600的接觸焊盤(外部端子)。
[0081]可以在電容器的第一板和第二板之間施加電介質層690。該電介質層690可以是含有高(相對)介電常數ε (或如通常稱為相對介電常數的“k”)的材料。這樣的材料在本領域中稱為高ε電介質或高k電介質。舉例來說，高ε電介質可以從以下組中選擇:例如，硅酸鉿、二氧化鉿、硅酸鋯和二氧化鋯。可以有不同的技術將電介質層690嵌入到絕緣層壓結構630中。通過示例的方式，在第二結構化的導電層644被施加到絕緣層壓結構630的頂側之前，可能產生從頂側到絕緣層壓結構630中的開口。該開口可以填充有高ε電介質材料和可以施加結構化的導電層644_2到高ε電介質層690上。可以通過沖壓、常規鉆孔或激光鉆孔、或蝕刻方法來產生開口。例如，可以通過化學汽相淀積將高ε電介質層690施加到開口。
[0082]在另一種方法中，在將絕緣層壓結構630 (或者在圖6所示的實施例中，其第二電絕緣層630b)施加到芯片載體610之前，可以將電介質層690直接施加到第一芯片載體部分610_1上。因此，還可以可能的是，電介質層690是預加工的，并且可以用與(例如，通過膠合)可以將半導體芯片620、622和624施加到芯片載體類似的技術而將電介質層690施加到芯片載體610。電介質層690的厚度可以例如等于覆蓋芯片載體610的頂側的第二電絕緣層630b的厚度。
[0083]在圖7中圖示了進一步的示例性芯片封裝700。該芯片封裝700可以包括導電芯片載體710。該導電芯片載體710可以含有第一芯片載體部分710_1、第二芯片載體部分710_2和第三芯片載體部分710_3。包含例如第一、第二和第三電絕緣層730a、730b、730c的絕緣層壓結構730可以嵌入芯片載體710和安裝在其上的半導體芯片720、722和724。參考相應部分的上述描述以避免重復。
[0084]第一電功能層711可以被附接到導電芯片載體710的頂側。在另一個實施例中，該電功能層711可以被施加到芯片載體710的底側，或該電功能層711被施加到芯片載體711的頂側和底側。電功能層711可以是從電功能材料中所選擇的層，諸如高ε電介質材料、高μ材料、或含有定義明確的電阻的導電材料。在一個實施例中，該電功能層711可以是具有不同材料的層堆疊。
[0085]在示例性芯片封裝700中，芯片封裝700可以包括作為無源器件的電容器，并且第一電功能層711可以是高ε電介質層。例如，可以通過層壓方法、化學汽相淀積方法或任何其他適當的方法來施加電功能層711。可以在施加電功能層711到芯片載體710之前或之后，將電功能層711結構化。
[0086]芯片封裝700可以進一步包括施加到電功能層711的第一結構化的導電層713。如圖7所圖示，該第一結構化的導電層713可以含有類似焊盤的結構。該導電層713可以被配置作為電容器的第一板。例如，第二電絕緣層730b可以覆蓋電容器的第一板。通過電功能層711可以將電容器的第一板與第一芯片載體部分710_1電容地稱接。該第一芯片載體部分710_1可以形成電容器的第二板。電容器的電容可以依賴于電功能層711的電介質材料、電功能層711的厚度、以及電容器的第一板和第二板的尺寸。電功能層711的厚度可以小于第二電絕緣層730b的厚度，例如小于第二電絕緣層730b的厚度的0.5倍。例如，電容器的電容可以在從100 μ F到100nF的范圍內，并且更具體地可以在從1 μ F到10nF的范圍內。
[0087]該芯片封裝700可以進一步包括施加到絕緣層壓結構730的底側的第一結構化的導電層742，施加到絕緣層壓結構730的頂側的第二結構化的導電層744，以及嵌入在絕緣層壓結構730的兩個電絕緣層(例如層730a、730c)之間的第三結構化的導電層740。再者，該第二結構化的導電層744可以包含第一區段744_1、第二區段744_2和第三區段744_3。如圖7所圖示，該第二區段744_2可以電耦接到導電層713，并且可以提供芯片封裝700的接觸焊盤(外部端子)。第三區段744_3可以通過直通連接750電耦接到第一芯片載體部分710_1，該直通連接750提供經過例如電絕緣層730b和經過電功能層711的電接觸。該第三區段744_3還可以提供芯片封裝700的接觸焊盤(外部端子)。還可以提供芯片封裝700的接觸焊盤(外部端子)的層744中的第二區段744_2和第三區段744_3，可以進一步提供電耦接到芯片封裝700的其他部件諸如例如第二芯片載體部分710_2、第三芯片載體部分710_3或者到半導體芯片720、722或724。而且，芯片封裝700可以任選地包括施加到絕緣層壓結構730的底側的電絕緣層770。
[0088]在圖8中圖示了含有作為無源器件的電容器的進一步的示例性芯片封裝800。該芯片封裝800可以包括導電芯片載體810，其中該芯片載體810可以包含第一芯片載體部分810_1、第二芯片載體部分810_2、第三芯片載體部分810_3和第四芯片載體部分810_4。類似于圖5的詳細描述，可以將第一半導體芯片820、第二半導體芯片822和第三半導體芯片824施加到導電芯片載體810的底側。芯片封裝800可以進一步包括絕緣層壓結構830，該絕緣層壓結構830包含例如第一、第二和第三電絕緣層830a、830b、830c。絕緣層壓結構830可以密封芯片載體810，芯片載體810具有安裝在其上的半導體芯片820、822和824。絕緣層壓結構830可以進一步包括第三結構化的導電層840，該第三結構化的導電層840被施加在處于芯片載體810底側的層壓結構830的兩個電絕緣層(例如層830a、830c)之間。而且，絕緣層壓結構830可以包含至少一個直通連接850。而且，可以在絕緣層壓結構830的底側施加第二結構化的導電層842。而且，可以施加第二結構化的導電層844到絕緣層壓結構830的頂側，例如層830b的頂側。第二結構化的導電層844可以包括多個區段，例如第一區段844_1、第二區段844_2和第三區段844_3。第一區段844_1可以被配置作為芯片封裝800的外部接觸焊盤(外部端子)。第二區段844_2可以被配置作為電容器的第一板。該電容器的第一板的結構可以例如是類似于接觸焊盤。該電容器的第一板可以電容地耦接到限定電容器的第二板的第四載體部分810_4。因此，與芯片封裝600和700不同的是，提供第二電容器板的第四載體部分810_4不是用作芯片載體。通過載體810的分離部分810_4(例如引線框架)可以提供電容器的第二板，并且載體810的這個分離部分810_4可以例如專門地用作電容器板。
[0089]第二結構化的導電層844的第三部分844_3可以電耦接到電容器的第二板，并且可以形成在絕緣層壓結構830的頂側(例如層830b)的表面上的電跡線或引線。而且，芯片封裝800可以包括施加到絕緣層壓結構830的底側的電絕緣層870。
[0090]在芯片封裝800中，如上面所描述的電介質層690能夠以在芯片封裝600中相同的方式用作電容器電介質材料。進一步，還可以在芯片封裝600或700中實施載體810的分離部分810_4的概念，所述載體810的分離部分810_4不是用作芯片載體并且可以例如專門地用作電容器板。
[0091]在圖9中圖示了含有作為無源器件的電阻器的示例性芯片封裝900。該芯片封裝900可以包括導電芯片載體910，其中該導電芯片載體910可以包含第一芯片載體部分910_1、第二芯片載體部分910_2和第三芯片載體部分910_3。而且，該芯片封裝900可以包括施加到芯片載體910的頂側的第一電功能層911。在一個實施例中，第一電功能層911可以包括一個電阻層。在另一個實施例中，該電功能層911可以包括:面向導電芯片載體910的第一電介質層；以及第二電阻層，可以通過第一電介質層與芯片載體910電絕緣并且可以含有定義明確的電阻。而且，在另一個實施例中，可以將電功能層911施加到芯片載體910的底側，或可以將電功能層911施加到芯片載體910的頂側和底側。
[0092]在附接半導體芯片之前，例如，可以層壓電功能層911在芯片載體910上面。可以對整個堆疊或堆疊的逐層來執行用于電功能層711的至少一層的堆疊的層壓工藝。在另一個實施例中，可以例如通過使用淀積技術諸如例如濺射、鍍敷、模制、CVD、或任何其他適當的技術來施加電功能層911。
[0093]芯片封裝900可以例如包括第一半導體芯片920、第二半導體芯片922、以及第三半導體芯片924。包含例如第一、第二和第三電絕緣層930a、930b、930c的絕緣層壓結構930可以嵌入導電芯片載體910、電功能層911和半導體芯片920、922和924。該絕緣層壓結構930可以進一步包括第三結構化的導電層940，該第三結構化的導電層940被嵌入在處于芯片載體910底側的絕緣層壓結構930的兩個電絕緣層(例如層930a、930c)之間。該絕緣層壓結構930可以進一步包括至少一個直通連接950，該直通連接950可以提供經過絕緣層壓結構930的任何電絕緣層930a、930b、930c的電連接。芯片封裝900可以進一步包括可以施加到絕緣層壓結構930的底側的第一結構化的導電層942、以及可以例如施加到絕緣層壓結構930的頂側的第二結構化的導電層944。
[0094]第二結構化的導電層944可以包括第一區段944_1、第二區段944_2和第三區段944_3。第一、第二和第三區段944_1、944_2、944_3可以被配置作為芯片封裝900的外部接觸焊盤(外部端子)。第三結構化的導電層944的第二區段944_2和第三區段944_3可以包括電跡線或接觸焊盤，其可以通過電直通連接而電耦接到電功能層911。通過示例的方式，耦接電阻層的直通連接可以僅僅耦接到電阻層而不耦接到芯片載體910。第三結構化的導電層的第二和第三區段944_2、944_3可以進一步包括耦接到芯片封裝900的其他部件的電引線或跡線。芯片封裝900可以進一步包括施加到絕緣層壓結構930的底側的電絕緣層970。
[0095]通過在第三導電層944的第二區段944_2處和第三區段944_3處的兩個接觸焊盤之間的電功能層911的電阻層所提供的電阻可能通過選擇電功能層911的電阻層的材料來實現。而且，該電阻依賴于由直通連接950所形成的抽頭之間的電阻層的維度量諸如例如厚度、長度、寬度等等。例如，該電阻可以在從10Ω到5000Ω的范圍內，并且更具體地可以在從50Ω到500Ω的范圍內。
[0096]芯片封裝900還可以實施在芯片封裝800中所圖示的概念，也就是提供在載體910的分離部分(不是用作芯片載體)上的電功能層911。這個分離部分可以例如專門地用作電功能層911的載體或可以通過自身用作電功能層911。
[0097]在所有的實施例中，芯片封裝可以被配置作為半橋電路。該半橋電路可以含有至少一個依據這里的描述來實施的無源器件(電感器、電容器或電阻器)。
[0098]之前提到的芯片封裝的導電芯片載體10、210、310、410、510、610、710、810、910可以含有在100 μ m和500 μ m之間的范圍內的厚度，并且更具體是大約250 μ m的厚度。
[0099]而且，之前提到的芯片封裝的絕緣層壓結構的第一電絕緣層30a、230a、330a、430a、530a、630a、730a、830a、930a可以含有在50 μ m和500 μ m之間的范圍內的厚度，并且更具體是大約100 μ m的厚度。之前提到的芯片封裝的絕緣層壓結構的第二電絕緣層30b、230b、330b、430b、530b、630b、730b、830b、930b 可以含有在 20μπι和 200 μ m之間的范圍內的厚度，并且更具體是大約50 μ m的厚度。之前提到的芯片封裝的絕緣層壓結構的第三電絕緣層 230c、330c、430c、530c、630c、730c、830c、930c 可以含有在 20 μ m 和 100 μ m 之間的范圍內的厚度，并且更具體是大約45 μ m的厚度。
[0100]而且，之前提到的芯片封裝的絕緣層壓結構的第一、第二或第三結構化的導電層40、242、244、240、342、344、340、442、444、440、542、544、540、642、644、640、742、744、740、842、844、840、942、944、940可以含有在5 μ m和100 μ m之間的范圍內的厚度，并且更具體是在40 μ m和50 μ m之間的厚度。
[0101]盡管在這里已圖示和描述了具體實施例，對于本領域的那些普通技術人員來說將會明白的是，在沒有背離本發明的范圍的情況下，多種的替代和/或等價的實施方式可以取代所示出和所描述的具體實施例。本申請旨在覆蓋在這里所討論的具體實施例的任何適配或變化。所以，旨在本發明可以僅僅受權利要求書及其等效物限制。
【權利要求】
1.一種芯片封裝，包括: 導電芯片載體； 至少一個半導體芯片，被附接到導電芯片載體； 絕緣層壓結構，嵌入導電芯片載體和至少一個半導體芯片；以及無源電子器件，包括第一結構化的導電層，其中第一結構化的導電層延伸到層壓結構的表面上方。
2.權利要求1的所述芯片封裝，其中所述第一結構化的導電層電耦接到所述至少一個半導體芯片的接觸焊盤。
3.權利要求1的所述芯片封裝，其中所述第一結構化的導電層形成第一線圈。
4.權利要求1的所述芯片封裝，其中所述無源電子器件進一步包括第二結構化的導電層。
5.權利要求4的所述芯片封裝，其中所述第一結構化的導電層形成第一線圈，所述第二結構化的導電層形成第二線圈，并且所述第二線圈電耦接到所述第一線圈。
6.權利要求3的所述芯片封裝，進一步包括: 磁芯，被嵌入到絕緣層壓結構中。
7.權利要求6的所述芯片封裝，其中所述磁芯被附接到所述導電芯片載體。
8.權利要求6的所述芯片封裝，其中所述磁芯經過由所述導電芯片載體的主表面所限定的平面。
9.權利要求6的所述芯片封裝，其中所述磁芯包括鐵磁材料或高μ材料。
10.權利要求1的所述芯片封裝，其中所述第一結構化的導電層形成電容器的第一板。
11.權利要求10的所述芯片封裝，進一步包括施加到所述電容器的第一板的高ε電介質材料。
12.權利要求10的所述芯片封裝，其中由所述導電芯片載體形成電容器的第二板。
13.權利要求10的所述芯片封裝，其中由載體的第一部分形成所述導電芯片載體，由所述載體的第二部分形成電容器的第二板，并且所述載體的第一部分和所述載體的第二部分是彼此分離的。
14.權利要求1的所述芯片封裝，其中所述第一結構化的導電層形成電阻器。
15.權利要求1的所述芯片封裝，其中所述至少一個半導體芯片包括邏輯芯片和功率-H-* I I心/T O
16.—種芯片封裝,包括: 導電芯片載體； 至少一個半導體芯片，被附接到導電芯片載體； 絕緣層，延伸到導電芯片載體上方； 無源電子器件，包括第一結構化的導電層，其中第一結構化的導電層延伸到絕緣層上方；以及 絕緣層壓結構，嵌入所述導電芯片載體、所述至少一個半導體芯片和所述無源電子器件。
17.權利要求16的所述芯片封裝，其中所述第一結構化的導電層電耦接到所述至少一個半導體芯片的接觸焊盤。
18.權利要求17的所述芯片封裝，其中所述第一結構化的導電層形成電容器的第一板。
19.權利要求18的所述芯片封裝，其中由所述導電芯片載體形成電容器的第二板。
20.權利要求16的所述芯片封裝，其中所述絕緣層包括高ε電介質材料。
21.權利要求16的所述芯片封裝，其中所述第一結構化的導電層形成電阻器。
22.權利要求16的所述芯片封裝，其中所述至少一個半導體芯片包括邏輯芯片和功率-H-* I I心/T O
【文檔編號】H01L23/488GK104347561SQ201410361760
【公開日】2015年2月11日 申請日期:2014年7月28日 優先權日:2013年7月26日
【發明者】K.侯賽因, J.馬勒, G.邁爾-貝格 申請人:英飛凌科技股份有限公司