半導體裝置制造方法
【專利摘要】得到一種能夠降低制造成本，能夠使動作穩定化的半導體裝置。在填埋氧化膜(2)上設有活性硅層(3)。活性硅層具有低壓區域(4)、高壓區域(5)及連接區域(6)。溝槽隔離部(7)將低壓區域、高壓區域及連接區域彼此絕緣隔離。在低壓區域設有低電位信號處理電路(8)，在高壓區域設有高電位信號處理電路(9)。電容(15、17)設置在連接區域上，將交流信號從低電位信號處理電路傳送至高電位信號處理電路。電容具有與低電位信號處理電路連接的低電位電極(15a、17a)和與高電位信號處理電路連接的高電位電極(15b、17b)。低電位電極和高電位電極分別具有層疊的多個配線層，兩者的配線層彼此的側壁相對而進行電容耦合。
【專利說明】半導體裝置

【技術領域】
[0001]本發明涉及一種半導體裝置，該半導體裝置對被施加數百伏特高電壓的電力用半導體元件進行控制。

【背景技術】
[0002]作為對被施加數百伏特高電壓的電力用半導體元件進行控制的半導體裝置的一種，其具有低電位信號處理電路和高電位信號處理電路，通過將兩者經由電容進行連接，利用交流電場實現產生高電位差的電路之間的信號傳送。在現有的這種半導體裝置中，低電位信號處理電路和高電位信號處理電路分別形成在低壓側和高壓側各自的芯片處。電容由在高壓側芯片上形成的層間絕緣膜和位于該層間絕緣膜上下方的電極構成。低電位信號處理電路與電容通過導線進行連接(例如，參照專利文獻1)。
[0003]專利文獻1:美國專利第6873065號說明書
[0004]通常，作為層間絕緣膜而通過CVD方法等在低溫下形成硅氧化膜，因此與場氧化膜等熱氧化膜相比，相同膜厚情況下的絕緣耐量較弱。因此，需要在芯片上形成可以承受低壓側與高壓側的電位差的厚層間絕緣膜。例如，為了得到與光耦合器相同的4.0kVrms的絕緣耐壓，需要使層間絕緣膜的膜厚大于或等于15 μ m。如果層間絕緣膜變厚則電容降低，因此為了獲得所希望的電容，必須增大電極的面積，芯片的面積會增大。另外，必須準備與所要求的耐壓性對應地變更層間絕緣膜膜厚的工藝。此外，在低壓側和高壓側需要2個芯片。因此，存在制造成本較高的問題。
[0005]另一方面，進行低壓側芯片與高壓側芯片之間的信號傳送的導線長度隨著芯片的間隔變長。在通常的裝配技術中芯片的間隔需要為大于或等于1_。因此，導線的長度需要大于或等于該長度，通常為2_?5_。這與在1C芯片內部形成配線相比長出大于或等于1個數量級，因此，在導線之間產生的配線間電容、寄生電感變大，容易引起串擾、噪聲的產生，容易進行錯誤動作。另外，導線受到來自外部的電磁噪聲干擾，容易產生錯誤信號，使得動作不穩定。


【發明內容】

[0006]本發明就是為了解決上述課題而提出的，其目的在于得到一種能夠降低制造成本，能夠使動作穩定化的半導體裝置。
[0007]本發明所涉及的半導體裝置，其特征在于，具有:襯底，其具有絕緣層；半導體層，其設置在所述絕緣層上，具有低壓區域、高壓區域以及連接區域；第1溝槽隔離部，其將所述低壓區域、所述高壓區域以及所述連接區域彼此絕緣隔離；低電位信號處理電路，其設置在所述低壓區域，處理輸入的第1信號并輸出第2交流信號；高電位信號處理電路，其設置在所述高壓區域，在比所述低電位信號處理電路高的電位下進行動作，處理所述第2交流信號并輸出第3信號；以及電容，其設置在所述連接區域上，將所述第2交流信號從所述低電位信號處理電路傳送至所述高電位信號處理電路，所述電容具有與所述低電位信號處理電路連接的低電位電極和與所述高電位信號處理電路連接的高電位電極，所述低電位電極具有層疊的多個第1配線層，所述高電位電極具有層疊的多個第2配線層，所述多個第1配線層與所述多個第2配線層彼此的側壁相對而進行電容耦合。
[0008]發明的效果
[0009]通過本發明，能夠降低制造成本，能夠將動作穩定化。

【專利附圖】

【附圖說明】
[0010]圖1是表示本發明的實施方式1所涉及的半導體裝置的俯視圖。
[0011]圖2是沿圖1的ι-ll線的剖視圖。
[0012]圖3是表示本發明的實施方式1所涉及的電容的俯視圖。
[0013]圖4是沿圖3的1-1I線的剖視圖。
[0014]圖5是表示本發明的實施方式2所涉及的半導體裝置的俯視圖。
[0015]圖6是表示本發明的實施方式3所涉及的半導體裝置的俯視圖。
[0016]圖7是表示一重溝槽隔離部(a)和4重溝槽隔離部(b)的各自構造，以及各自構造中電壓分布和電場強度分布的圖。
[0017]圖8是表示本發明的實施方式4所涉及的半導體裝置的俯視圖。
[0018]圖9是表示本發明的實施方式5所涉及的電容的俯視圖。
[0019]圖10是表示本發明的實施方式6所涉及的電容的剖視圖。
[0020]圖11是表示本發明的實施方式7所涉及的電容的俯視圖。
[0021]圖12是放大圖11虛線所包圍部分的俯視圖。
[0022]圖13是表示本發明的實施方式8所涉及的電容的俯視圖。
[0023]圖14是沿圖13的1-1I線的剖面圖。
[0024]圖15是表示本發明的實施方式9所涉及的電容的俯視圖。
[0025]圖16是表示本發明的實施方式10所涉及的半導體裝置的俯視圖。
[0026]圖17是放大圖16的裝置外周部的俯視圖。
[0027]圖18是沿圖17的1-1I線的剖面圖。
[0028]圖19是沿圖17的II1-1V線的剖面圖。
[0029]圖20是沿圖17的V-VI線的剖面圖。
[0030]圖21是沿圖17的VI1-VIII線的剖面圖。
[0031]圖22是表示對比例所涉及的半導體裝置的俯視圖。
[0032]圖23是將本發明的實施方式11所涉及的半導體裝置的外周部放大的俯視圖。
[0033]圖24是沿圖23的1-1I線的剖視圖。
[0034]圖25是沿圖23的II1-1V線的剖視圖。
[0035]圖26是沿圖23的V-VI線的剖視圖。
[0036]圖27是表示本發明的實施方式12所涉及的半導體裝置的剖視圖。
[0037]圖28是表示本發明的實施方式13所涉及的電容的剖視圖。
[0038]標號的說明
[0039]1支撐襯底，2填埋氧化膜(絕緣層)，3活性硅層(半導體層)，4低壓區域，5高壓區域，6連接區域，7溝槽隔離部(第1溝槽隔離部)，8低電位信號處理電路，9高電位信號處理電路，14表面保護膜，15電容(第1電容)，15a低電位電極(第1低電位電極)，15b高電位電極(第1高電位電極)，17電容(第2電容)，17a低電位電極(第2低電位電極)，17b高電位電極(第2高電位電極)，20a?20e配線層(第1配線層)，21a?21d導體部(第1導體部)，22a?22e配線層(第2配線層)，23a?23d導體部(第2導體部)，25溝槽隔離部(第2溝槽隔離部)，26屏蔽電極，27角部，28切口，29溝槽隔離部(第3溝槽隔離部)，30溝槽隔離部(第4溝槽隔離部)，31電極構造，32溝槽隔離部(第5溝槽隔離部)，33表面保護膜(第1表面保護膜)，34表面保護膜(第2表面保護膜)

【具體實施方式】
[0040]參照附圖，對本發明的實施方式所涉及的半導體裝置進行說明。有時對相同或相對應的構成要素標注相同的標號而省略重復的說明。
[0041]實施方式1
[0042]圖1是表示本發明的實施方式1所涉及的半導體裝置的俯視圖。圖2是沿圖1的1-1I線的剖視圖。例如，在由單晶硅構成的支撐襯底1的上表面側設置有填埋氧化膜2，在填埋氧化膜2上設置有活性硅層3。由該些支撐襯底1、填埋氧化膜2以及活性硅層3構成SOI (Silicon On Insulator)襯底。
[0043]活性硅層3具有低壓區域4、高壓區域5以及連接區域6。連接區域6配置在低壓區域4與高壓區域5之間。溝槽隔離部7將低壓區域4、高壓區域5以及連接區域6彼此電氣絕緣隔離。
[0044]低電位信號處理電路8設置在低壓區域4中，例如處理從外部輸入的第1信號而輸出第2交流信號。高電位信號處理電路9設置在高壓區域5中，在比低電位信號處理電路8高的電位下進行動作，處理第2交流信號而輸出為了驅動外部的電力用半導體元件(例如IGBT或功率M0SFET等)的第3信號。
[0045]低電位信號處理電路8的焊盤10與導線11進行接合，與外部電路進行電氣連接。高電位信號處理電路9的焊盤12與導線13進行接合，與外部的電力用半導體元件進行電氣連接。表面保護膜14覆蓋芯片的表面，在焊盤10、12的部分形成有開口。
[0046]電容(電容器)15、17設置在連接區域6上，將第2交流信號從低電位信號處理電路8傳送到高電位信號處理電路9。電容15是低電位電極15a與高電位電極15b相對而形成的電極對，其中，低電位電極15a經由配線16a與低電位信號處理電路8連接，高電位電極15b經由配線16b與高電位信號處理電路9連接。電容17是低電位電極17a與高電位電極17b相對而形成的電極對，其中，低電位電極17a經由配線18a與低電位信號處理電路8連接，高電位電極17b經由配線18b與高電位信號處理電路9連接。為了獲得高絕緣耐量，低電位電極15a、17a與高電位電極15b、17b以一定間隔分離，能夠通過電容稱合而進行電氣耦合并進行信號的傳送。
[0047]圖3是表示本發明的實施方式1所涉及的電容的俯視圖。低電位電極15a、17a相互地分離，高電位電極15b、17b也相互地分離。低電位電極15a、17a與高電位電極15b、17b在俯視時分別為具有多個齒的梳狀。高電位電極15b、17b的齒數量比低電位電極15a、17a的齒數量多1個。低電位電極15a、17a的齒在俯視時，在不面對低電位信號處理電路8的3個方向上被高電位電極15b、17b包圍(3邊相對)。
[0048]圖4是沿圖3的1-1I線的剖視圖。這里對低電位電極15a和高電位電極15b的構造進行說明，低電位電極17a和高電位電極17b也為同樣的構造。
[0049]低電位電極15a是具有配線層20a?20e和導體部21a?21d的多層配線構造，其中，配線層20a?20e是在活性硅層3上隔著氧化膜19而層疊的第1層到第5層配線層，導體部21a?21d將配線層20a?20e相互連接。高電位電極15b是具有配線層22a?22e和導體部23a?23d的多層配線構造，其中，配線層22a?22e是在活性硅層3上隔著氧化膜19而層疊的第1層到第5層配線層，導體部23a?23d將配線層22a?22e相互連接。在配線層20a?20d之間和配線層22a?22d之間分別形成有層間絕緣膜24a?24d。多個配線層22a?22e (以及導體部21a?21d)與多個配線層22a?22e (以及導體部23a?23d)彼此的側壁相對而進行電容耦合。
[0050]如果將從第1層的配線層20a、23a的底部至第5層的配線層20e、23e的頂部為止的高度作為h，低電位電極15a與高電位電極15b的間隔作為d，低電位電極15a與高電位電極15b相對的總沿面距離作為L，層間絕緣膜24a?24d的介電常數作為ε，則通過以下公式(1)表不低電位電極15a與高電位電極15b之間產生的靜電電容C。
[0051]C = ε.h.L/d ⑴
[0052]在低壓側與高壓側之間進行信號傳送所需的電容值C，能夠通過h、L、d的值進行設定。電極間隔d由電極之間要求的絕緣耐壓(與在低壓側與高壓側之間產生的電位差相對的絕緣耐壓的設計值)決定。
[0053]在本實施方式中，能夠通過電極間隔d對低電位電極15a、17b和高電位電極15b、17b之間的耐壓進行調節。因此，無需對應于所要求的耐壓性而變更層間絕緣膜的膜厚，因此，能夠利用相同的制造工藝而得到所希望的電容。另外，動作電位不同的低電位信號處理電路8和高電位信號處理電路9被溝槽隔離部7和氧化膜19電氣地隔離，因此能夠在同一芯片上形成。因此，與現有的由2個芯片構成的情況相比，能夠降低制造成本。
[0054]另外，不需要如現有技術那樣通過導線連接低壓側與高壓側，因此配線間電容、寄生電感變得非常小，能夠防止由串擾、噪聲導致的錯誤動作，使動作穩定化。
[0055]另外，低電位電極15a的3個方向被高電位電極15b所包圍，因此能夠防止與高電位電極17b的電容耦合。其結果，能夠防止由串擾導致的錯誤動作。同樣，低電位電極17a在俯視時，在不面對低電位信號處理電路8的3個方向上被高電位電極17b所包圍，因此能夠防止與高電位電極15b的電容耦合。
[0056]此外，優選配線層20a?20e的寬度與導體部21a?21d的寬度相等，配線層22a?22e的寬度與導體部23a?23d的寬度相等。由此，能夠使低電位電極15a、17a和高電位電極15b、17b的側壁的凹凸趨于平坦。如果在低電位電極15a、17a和高電位電極15b、17b的側壁上具有凸部，則電場集中在該凸部，通過使側壁的凹凸趨于平坦能夠緩解電場的集中。
[0057]實施方式2
[0058]圖5是表示本發明的實施方式2所涉及的半導體裝置的俯視圖。溝槽隔離部7完全地包圍低壓區域4、高壓區域5以及連接區域6各自的周圍。由此，各區域的絕緣變強。特別是，在實際制造中，即使在發生一部分的溝槽隔離部7沒有形成的情況下，也能夠保持絕緣性，因此能夠防止成品率的降低，能夠降低制造成本。
[0059]實施方式3
[0060]圖6是表示本發明的實施方式3所涉及的半導體裝置的俯視圖。在俯視時，溝槽隔離部7具有多重化的多個溝槽隔離部(在本實施方式中為3重)。
[0061]圖7是表示一重溝槽隔離部(a)和4重溝槽隔離部(b)的各自構造，以及在各自構造中的電壓分布和電場強度分布的圖。兩者都是對600V的電位差進行隔離。在一重的溝槽隔離部中，存在局部地產生較大電場而在表面放電并破壞絕緣的可能性。在多個溝槽隔離部中，電壓進行階段性地降低，因此不會局部地產生較大的電場，能夠防止表面放電等不良狀況的發生。
[0062]實施方式4
[0063]圖8是表示本發明的實施方式4所涉及的半導體裝置的俯視圖。在實施方式3中，在溝槽隔離部7之間存在的活性硅層3具有相同的電位，因此在各區域的整個周向使得溝槽隔離部之間發生電容耦合。因此，在對于各自產生急劇電位差的情況下，會產生由溝槽隔離部的電容耦合導致的位移電流等噪聲。由此，在本實施方式中，溝槽隔離部25將在溝槽隔離部7的相鄰溝槽隔離部之間配置的活性硅層3絕緣分割為多個區域。由此，不會在各區域的整個周向使得溝槽隔離部之間發生電容耦合，因此能夠使位移電流降低。
[0064]實施方式5
[0065]圖9是表示本發明的實施方式5所涉及的電容的俯視圖。在電容15與電容17之間，配置有與固定電位連接的屏蔽電極26。該屏蔽電極26采用與低電位電極15a等相同的構造(剖面)，屏蔽由電容15和電容17各自產生的信號電場，因此能夠防止由彼此的信號電場干擾導致的錯誤動作。通過將屏蔽電極26設置為與低電位電極15a或低電位電極17a相同電位側的虛擬接地電位，會使電位穩定，因此優選。
[0066]實施方式6
[0067]圖10是表示本發明的實施方式6所涉及的電容的剖視圖。在本實施方式中，導體部21a?2Id、23a?23d分別分割為多個而在橫向上并列配置。但是，多個導體部21a?21d至少配置在配線層20a?20e的寬度方向的兩個端部，多個導體部23a?23d至少配置在配線層22a?22e的寬度方向的兩個端部。
[0068]通常，導體部21a?21d、23a?23d是通過在形成于各層間絕緣膜24a?24d上的小于或等于0.5μπι的通路孔(線狀)中填埋鎢而形成的鎢插塞。通常，在形成鎢插塞的情況下，寬度最大也僅是達到0.5 μ m的程度，因此如果配線層20a?20e、22a?22e的寬度與導體部21a?21d、23a?23d的寬度相等，則配線層20a?20e、22a?22e的寬度也被限定為小于或等于Ι.Ομπι。在這種情況下，如果進行使低電位電極15a、17a與高電位電極15b、17b的相對長度(總沿面距離)L變大而增大電容C的布局設計，則各配線必然變長，因此電阻值R變大。電容15、17的等效電路不是簡單的電容值C，而是構成了電容值C與電阻值R的分布常數電路，因此如果電阻值變大，則會降低通過電容耦合傳送的信號的增益。
[0069]因此，在本實施方式中，導體部21a?21d、23a?23d分別具有配置在包含配線層20a?20e、22a?22e的寬度方向兩個端部的多個區域中的多個插塞。由此，能夠抑制電阻值的增加，并能夠不被導體部21a?21d、23a?23d的寬度所限制而對配線層20a?20e、22a?22e的寬度進行設定。因此，能夠擴大配線層20a?20e、22a?22e的寬度，因此能夠降低電容15、17的寄生電阻。
[0070]實施方式7
[0071]圖11是表示本發明的實施方式7所涉及的電容的俯視圖。圖12是放大圖11虛線所包圍部分的俯視圖，表示采用實施方式6(圖10)的結構的情況下的例子。高電位電極15b具有角部27，低電位電極15a具有與角部27相對的切口 28。角部27與切口 28在俯視時以同心圓狀倒圓。由此，能夠抑制角部27處的電場集中而防止絕緣耐量的降低。另外，能夠使電極間距離d恒定，因此能夠增大電容值。
[0072]實施方式8
[0073]圖13是表示本發明的實施方式8所涉及的電容的俯視圖。圖14是沿圖13的1-1I線的剖面圖。溝槽隔離部29在低電位電極15a、17a與高電位電極15b、17b之間設置于活性娃層3中，對低電位電極15a、17a下方的活性娃層3與高電位電極15b、17b下方的活性硅層3進行絕緣隔離。
[0074]在不存在溝槽隔離部29的情況下，活性硅層3構成為，低電位電極15a、17a下方的活性硅層3和高電位電極15b、17b下方的活性硅層3連接，因此低電位電極15a、17a與高電位電極15b、17b僅通過活性硅層3上方的氧化膜19進行絕緣。在本實施方式中，溝槽隔離部29也有利于絕緣，因此能夠提高電容15、17的絕緣耐量。
[0075]實施方式9
[0076]圖15是表示本發明的實施方式9所涉及的電容的俯視圖。溝槽隔離部30在電容15與電容17之間設置于活性娃層3中，對電容15下方的活性娃層3與電容17下方的活性硅層3進行絕緣隔離。因此，能夠減弱電容15與電容17之間經由活性硅層3產生的電容耦合，因此能夠防止由串擾導致的錯誤動作。此外，在圖15中表示了溝槽隔離部29、30分別采用二重構造的情況。
[0077]實施方式10
[0078]圖16是表示本發明的實施方式10所涉及的半導體裝置的俯視圖。圖17是放大圖16的裝置外周部的俯視圖。沿支撐襯底1的外周(切割線；dicing line)以包圍低壓區域4、高壓區域5以及連接區域6的方式離散地配置有多個電極構造31。溝槽隔離部32將多個電極構造31彼此絕緣隔離。在多個電極構造31的內側配置有溝槽隔離部7。
[0079]圖18是沿圖17的1-1I線的剖面圖。圖19是沿圖17的III_IV線的剖面圖。圖20是沿圖17的V-VI線的剖面圖。圖21是沿圖17的VI1-VIII線的剖面圖。電極構造31是具有配線層33a?33d和將這些配線層相互連接的導體部34a?34d的多層配線構造。此外，構成電極構造31的最下部導體部34a貫穿氧化膜19而與活性硅層3連接。
[0080]表面保護膜14覆蓋芯片的表面，但是電極構造31的最上層即配線層33d的位于支撐襯底1外周側(即切割線側)的那一半露出。電極構造31防止切割時在活性硅層3產生的裂痕、破裂侵入到支撐襯底1內部而對器件造成機械性損傷。
[0081]通過與對比例進行比較，對本實施方式的效果進行說明。圖22是表示對比例所涉及的半導體裝置的俯視圖。在對比例中，連續的電極構造35包圍支撐襯底1的外周。因此，與電極構造35相接的支撐襯底1的外周部中的活性硅層3具有相同的電位，有可能成為低壓區域4與高壓區域5電氣導通的電流泄漏路徑。因此，在本實施方式中，溝槽隔離部32將多個電極構造31彼此絕緣隔離。由此，能夠防止支撐襯底1的外周部的活性硅層3形成電流泄漏路徑。
[0082]實施方式11
[0083]圖23是將本發明的實施方式11所涉及的半導體裝置的外周部放大的俯視圖。圖24是沿圖23的1-1I線的剖視圖。圖25是沿圖23的II1-1V線的剖視圖。圖26是沿圖23的V-VI線的剖視圖。
[0084]通過溝槽隔離部32分割開的活性硅層3和電極構造31在中途彎折。因此，相鄰的電極構造31的一部分沿支撐襯底1的外周而重疊。由此，能夠防止切割時的裂痕、破裂從相鄰的電極構造31之間侵入到芯片內部。
[0085]實施方式12
[0086]圖27是表示本發明的實施方式12所涉及的半導體裝置的剖視圖。在本實施方式中，在表面保護膜14的基礎上設置有表面保護膜33、34。表面保護膜33僅覆蓋連接區域6。表面保護膜34覆蓋低壓區域4、高壓區域5以及連接區域6。
[0087]這里，低電位電極15a、17a和高電位電極15b、17b以滿足為了得到所希望的電容值而要求的絕緣耐壓的最小間隔配置。例如，如果耐壓等級為600V級則間隔為10 μ m程度，如果耐壓等級為1200V級則間隔為20μπι程度。如果在這樣靠近配置的電極之間施加較高的電位差，則有時會在電極之間在表面保護膜的表面產生放電。為了防止該情況，在芯片的表面涂敷聚酰亞胺等樹脂類涂層材料，但是由于與粘性的關系，樹脂類涂層材料的厚度極限為10 μ m程度。另外，需要在焊盤10、12的區域進行開口，因此難以將樹脂類涂層材料較厚地涂敷。
[0088]因此，在本實施方式中，首先涂敷由聚酰亞胺等有機膜構成的表面保護膜33并進行圖案化，僅在連接區域6上殘留表面保護膜33。然后，涂敷由聚酰亞胺等有機膜構成的表面保護膜34并進行圖案化，形成焊盤10、12的開口。由此，能夠僅在連接區域6上形成較厚的表面保護膜，因此能夠防止電極之間的表面放電。
[0089]實施方式13
[0090]圖28是表示本發明的實施方式13所涉及的電容的剖視圖。本實施方式是沒有實施方式1(圖4)中的低電位電極15a的最上層的配線層20e和導體部21d的構造。因此，配線層20a?20d與配線層22a?22e相比少了大于或等于1層，最上層比較低。由此，能夠使覆蓋低電位電極15a表面的保護膜有效地變厚，能夠防止表面放電。
【權利要求】
1.一種半導體裝置，其特征在于，具有: 襯底，其具有絕緣層； 半導體層，其設置在所述絕緣層上，具有低壓區域、高壓區域以及連接區域； 第1溝槽隔離部，其將所述低壓區域、所述高壓區域以及所述連接區域彼此絕緣隔離； 低電位信號處理電路，其設置在所述低壓區域，處理輸入的第1信號并輸出第2交流信號； 高電位信號處理電路，其設置在所述高壓區域，在比所述低電位信號處理電路高的電位下進行動作，處理所述第2交流信號并輸出第3信號；以及 電容，其設置在所述連接區域上，將所述第2交流信號從所述低電位信號處理電路傳送至所述高電位信號處理電路， 所述電容具有與所述低電位信號處理電路連接的低電位電極和與所述高電位信號處理電路連接的高電位電極， 所述低電位電極具有層疊的多個第1配線層， 所述高電位電極具有層疊的多個第2配線層， 所述多個第1配線層與所述多個第2配線層彼此的側壁相對而進行電容耦合。
2.根據權利要求1所述的半導體裝置，其特征在于， 所述第1溝槽隔離部完全地包圍所述低壓區域、所述高壓區域以及所述連接區域各自的周圍。
3.根據權利要求1或2所述的半導體裝置，其特征在于， 在俯視時，所述第1溝槽隔離部具有多重化的多個溝槽隔離部。
4.根據權利要求3所述的半導體裝置，其特征在于， 還具有第2溝槽隔離部，該第2溝槽隔離部將在相鄰的所述溝槽隔離部之間配置的所述半導體層絕緣分割為多個區域。
5.根據權利要求1或2所述的半導體裝置，其特征在于， 所述低電位電極和所述高電位電極在俯視時分別為具有多個齒的梳狀， 所述低電位電極和所述高電位電極中一方的電極的齒在俯視時在3個方向上被另一方的電極包圍。
6.根據權利要求1或2所述的半導體裝置，其特征在于， 所述低電位電極具有相互分離的第1以及第2低電位電極， 所述高電位電極具有相互分離的第1以及第2高電位電極， 所述第1低電位電極與所述第1高電位電極構成第1電容， 所述第2低電位電極與所述第2高電位電極構成第2電容， 在所述第1電容與所述第2電容之間配置有與固定電位連接的屏蔽電極。
7.根據權利要求1或2所述的半導體裝置，其特征在于， 所述低電位電極具有將相鄰的所述第1配線層相互連接的第1導體部， 所述高電位電極具有將相鄰的所述第2配線層相互連接的第2導體部， 所述第1配線層的寬度與所述第1導體部的寬度相等， 所述第2配線層的寬度與所述第2導體部的寬度相等。
8.根據權利要求1或2所述的半導體裝置，其特征在于， 所述低電位電極具有多個第1導體部，所述多個第1導體部將相鄰的所述第1配線層相互連接，分離地配置在所述第1配線層的寬度方向的兩個端部， 所述高電位電極具有多個第2導體部，所述多個第2導體部將相鄰的所述第2配線層相互連接，分離地配置在所述第2配線層的寬度方向的兩個端部。
9.根據權利要求1或2所述的半導體裝置，其特征在于， 所述低電位電極和所述高電位電極中一方的電極具有角部，另一方的電極具有與所述角部相對的切口， 所述角部與所述切口在俯視時以同心圓狀倒圓。
10.根據權利要求1或2所述的半導體裝置，其特征在于， 還具有第3溝槽隔離部，該第3溝槽隔離部對所述低電位電極下方的所述半導體層與所述高電位電極下方的所述半導體層進行絕緣隔離。
11.根據權利要求1或2所述的半導體裝置，其特征在于， 所述低電位電極具有相互分離的第1以及第2低電位電極， 所述高電位電極具有相互分離的第1以及第2高電位電極， 所述第1低電位電極與所述第1高電位電極構成第1電容， 所述第2低電位電極與所述第2高電位電極構成第2電容， 所述半導體裝置還具有第4溝槽隔離部，該第4溝槽隔離部對所述第1電容下方的所述半導體層與所述第2電容下方的所述半導體層進行絕緣隔離。
12.根據權利要求1或2所述的半導體裝置，其特征在于，還具有: 多個電極構造，其以包圍所述低壓區域、所述高壓區域以及所述連接區域的方式沿所述襯底的外周離散地配置；以及 第5溝槽隔離部，其將所述多個電極構造彼此絕緣隔離。
13.根據權利要求12所述的半導體裝置，其特征在于， 相鄰的所述電極構造的一部分沿所述襯底的外周而重疊。
14.根據權利要求1或2所述的半導體裝置，其特征在于，還具有: 第1表面保護膜，其僅覆蓋所述連接區域；以及 第2表面保護膜，其覆蓋所述低壓區域、所述高壓區域以及所述連接區域。
15.根據權利要求1或2所述的半導體裝置，其特征在于， 還具有覆蓋所述多個第1配線層和所述多個第2配線層的表面保護膜， 所述多個第1配線層和所述多個第2配線層中的一方比另一方少大于或等于1層，最上層較低。
【文檔編號】H01L23/538GK104425454SQ201410363851
【公開日】2015年3月18日 申請日期:2014年7月28日 優先權日:2013年8月29日
【發明者】清水和宏 申請人:三菱電機株式會社