技術領域

本發明構思涉及一種集成電路裝置和制造該集成電路裝置的方法。

背景技術：

半導體裸片豎直堆疊形成三維(3D)封裝件以增加存儲容量。在3D封裝件中，每個半導體裸片使用各種電連接結構彼此電連接。

技術實現要素：

根據本發明構思的示例性實施例，如下提供了一種集成電路裝置。連接端子設置在半導體結構的第一表面上。導電焊盤設置在半導體結構的與第一表面相對的第二表面上。基底穿透通孔(TSV)結構貫穿半導體結構。TSV結構的端部延伸到半導體結構的第二表面之外。導電焊盤圍繞TSV結構的端部。連接端子通過電連接結構電連接到導電焊盤。

根據本發明構思的示例性實施例，如下提供了一種集成電路裝置。基底穿透通孔(TSV)結構貫穿半導體結構。絕緣層設置在半導體結構上。絕緣層具有暴露TSV結構的端部的凹進空間。導電焊盤填充凹進空間并連接到TSV結構的端部。

根據本發明構思的示例性實施例，如下提供了一種制造集成電路裝置的方法。在具有第一表面和第二表面的半導體結構中形成通孔。通孔貫穿半導體結構并從第一表面延伸到第二表面。在通孔中形成預備基底穿透通孔(TSV)結構，使得預備TSV結構的第一端部突出到半導體結構的第二表面之外。在第二表面和預備TSV結構的第一端部上形成絕緣層。通過部分去除絕緣層形成凹進空間，使得預備TSV結構的第一端部被暴露。通過穿過凹進空間部分去除預備TSV結構的第一端部形成TSV結構。形成導電焊盤，使得導電焊盤填充凹進空間并覆蓋TSV結構的端部，其中，TSV結構的端部被凹進空間暴露。在半導體結構的第一表面上形成連接端子。連接端子通過TSV結構電連接到導電焊盤。

根據本發明構思的示例性實施例，提供了一種半導體裝置。

第一集成電路裝置具有第一電連接結構和電連接到第一電連接結構的連接端子。

第二集成電路裝置在第一集成電路裝置上豎直堆疊。

連接端子將第一電連接結構電連接到第二集成電路裝置。

第一集成電路裝置還包括第一半導體結構和導電焊盤。第一半導體結構具有第一表面和與第一表面相對的第二表面。連接端子設置在第一表面上。導電焊盤設置在第二表面上。第一電連接結構貫穿第一半導體結構。第一電連接結構的端部延伸到第一半導體結構的第二表面之外。導電焊盤圍繞第一電連接結構的端部。連接端子通過第一電連接結構電連接到導電焊盤。

附圖說明

通過參照附圖詳細地描述發明構思的示例性實施例，發明構思的這些和其他特征將變得更清楚，附圖中：

圖1是根據本發明構思的示例性實施例的集成電路裝置的剖視圖；

圖2是根據本發明構思的示例性實施例的集成電路裝置的剖視圖；

圖3是根據本發明構思的示例性實施例的集成電路裝置的剖視圖；

圖4是根據本發明構思的示例性實施例的集成電路裝置的剖視圖；

圖5是根據本發明構思的示例性實施例的集成電路裝置的剖視圖；

圖6是根據本發明構思的示例性實施例的集成電路裝置的剖視圖；

圖7是根據本發明構思的示例性實施例的集成電路裝置的剖視圖；

圖8是根據本發明構思的示例性實施例的集成電路裝置的剖視圖；

圖9是根據本發明構思的示例性實施例的半導體封裝件的剖視圖；

圖10A至圖10R是示出根據本發明構思的示例性實施例的制造集成電路裝置的方法的剖視圖；

圖11是示出根據本發明構思的示例性實施例的半導體封裝件的剖視圖；

圖12是根據本發明構思的示例性實施例的半導體封裝件的剖視圖；

圖13是根據本發明構思的示例性實施例的半導體封裝件的剖視圖；

圖14是根據本發明構思的示例性實施例的半導體封裝件的剖視圖；

圖15是示出根據本發明構思的示例性實施例的集成電路裝置的平面圖；以及

圖16是示出根據示例性實施例的集成電路裝置的示圖。

雖然不需要示出一些剖視圖的對應的平面圖和/或透視圖，但是在這里示出的裝置結構的剖視圖，如將在平面圖中示出的，提供對于沿兩個不同方向延伸的多個裝置結構的支持，以及/或者如將在透視圖中示出的，提供對于沿三個不同方向延伸的多個裝置結構的支持。所述兩個不同的方向可以或不需要彼此正交。所述三個不同的方向可以包括可以與所述兩個不同方向正交的第三方向。多個裝置結構可以集成在同一電子設備中。例如，當在剖視圖中示出裝置結構(例如，存儲單元結構或晶體管結構)時，電子設備可以包括多個裝置結構(例如，存儲單元結構或晶體管結構)，正如將被電子設備的平面圖所示出的。多個裝置結構可以以陣列和/或以二維圖案布置。

具體實施方式

將在下面參照附圖詳細地描述本發明構思的示例性實施例。然而，本發明構思可以以不同形式實施，而不應被解釋為限于在這里所闡述的實施例。在附圖中，為了清晰起見，可以夸大層和區域的厚度。還將理解的是，當元件被稱為“在”另一元件或基底“上”時，該元件可以直接在另一元件或基底上，或者也可存在中間層。還將理解的是，當元件被稱為“結合到”或“連接到”另一元件時，該元件可以直接結合到或連接到另一元件，或者也可存在中間元件。在本說明書和附圖中，同樣的附圖標記始終可以表示同樣的元件。

在下文中，將在下面參照附圖描述示例性實施例。

圖1是根據示例性實施例的集成電路裝置10的剖視圖。

參照圖1，集成電路裝置10包括半導體結構20、基底穿透通孔(TSV)結構30，TSV結構30通過形成在半導體結構20中的通孔22貫穿半導體結構20。

TSV結構30包括貫穿半導體結構20的導電塞32和圍繞導電塞32的導電阻擋層34。導電阻擋層34可以具有圍繞導電塞32的圓柱形形狀。

在示例性實施例中，TSV結構30的導電塞32可以包括銅(Cu)或鎢(W)。例如，導電塞32可以由Cu、CuSn、CuMg、CuNi、CuZn、CuPd、CuAu、CuRe、CuW、W或W合金形成，但不限于此。

在示例性實施例中，導電阻擋層34可以包括Ti、TiN、Ta、TaN、Ru、Co、Mn、WN、Ni或NiB。

在示例性實施例中，導電阻擋層34和導電塞32可以通過執行物理氣相沉積(PVD)工藝或化學氣相沉積(CVD)工藝來形成，但不限于此。

在示例性實施例中，半導體結構20可以由半導體基底(例如，硅基底)形成，TSV結構30可以具有被半導體基底圍繞的側壁。

在示例性實施例中，半導體結構20可以包括半導體基底和覆蓋在半導體基底上的絕緣中間層。另外，TSV結構30可以貫穿半導體基底和絕緣中間層。

在示例性實施例中，如果半導體結構20包括半導體基底和覆蓋在半導體基底上的絕緣中間層，則TSV結構30不需要在貫穿半導體基底的同時貫穿絕緣中間層。

在示例性實施例中，半導體結構20可以包括半導體基底、覆蓋在半導體基底上的絕緣中間層和覆蓋在絕緣中間層上的金屬間絕緣層。另外，TSV結構30可以貫穿半導體基底、絕緣中間層和金屬間絕緣層。

在示例性實施例中，通孔絕緣層40設置在半導體結構20與TSV結構30之間。通孔絕緣層40可以具有圍繞TSV結構30的圓柱形形狀，并可以包括氧化物層、氮化物層、碳化物層、聚合物或其組合。

連接到TSV結構30的一端的第一導電層50形成在半導體結構20的第一表面20A上，可以形成覆蓋半導體結構20的第一表面20A上沒有形成第一導電層50的部分和第一導電層50上的至少一部分的鈍化層52。連接到TSV結構30的另一端的第二導電層60和經由第二導電層60連接到TSV結構30的另一端的導電焊盤70形成在半導體結構20的第二表面20B上。圍繞導電焊盤70的上絕緣層80形成在半導體結構20的第二表面20B上。

在示例性實施例中，第一導電層50可以由Al形成，鈍化層52可以由諸如聚酰亞胺、氮化硅或氮氧化硅的絕緣材料形成。

在示例性實施例中，第二導電層60形成下凸起金屬化(UBM)層，并可以包括根據形成導電焊盤70的材料的各種組成的層。在示例性實施例中，第二導電層60可以由Ti、Cu、Ni、Au、NiV、NiP、TiNi、TiW、TaN、Al、Pd、CuCr或其組合形成。例如，第二導電層60可以具有包括Cr/Cu/Au的堆疊結構、包括Cr/CrCu/Cu的堆疊結構、TiWCu化合物、包括TiWCu/Cu的堆疊結構、包括Ni/Cu的堆疊結構、包括NiV/Cu的堆疊結構、包括Ti/Ni的堆疊結構、包括Ti/NiP的堆疊結構、TiWNiV化合物、包括Al/Ni/Au的堆疊結構、包括Al/NiP/Au的堆疊結構、包括Ti/TiNi/CuNi化合物的堆疊結構、包括Ti/Ni/Pd的堆疊結構、包括Ni/Pd/Au的堆疊結構或包括NiP/Pd/Au的堆疊結構。

導電焊盤70具有經由第二導電層60連接到TSV結構30的另一端的底表面70L、與底表面70L相對的上表面70U和連接底表面70L與上表面70U的側壁70S。導電焊盤70可以由Ni、Cu、Al、Au或其組合形成，但不限于此。

導電焊盤70包括與TSV結構30豎直疊置的第一部分72和不與TSV結構30豎直疊置的第二部分74。第一凹進空間RC1形成在導電焊盤70的第一部分72中，在第一凹進空間RC1中容置TSV結構30。第二導電層60設置在第一部分72與TSV結構30之間。TSV結構30的另一端具有倒圓的形狀，第二導電層60共形地覆蓋TSV結構30的另一端。導電焊盤70的一部分(例如，第一部分72)通過設置在導電焊盤70與TSV結構30之間的第二導電層60連接到TSV結構30。TSV結構30的倒圓端通過第二導電層60連接到導電焊盤70。因此，TSV結構30的倒圓端可以增大TSV結構30與導電焊盤70之間的接觸面積，導電焊盤70與TSV結構30之間的粘合強度增大，從而可以避免導電焊盤70從TSV結構30的脫離或剝離。

在圖1中，導電阻擋層34不需要形成在TSV結構30的端部上。TSV結構30的端部面對導電焊盤70。例如，TSV結構30的端部設置在第一凹進空間RC1中，所述端部是導電塞32的端部。因此，導電焊盤70的第一部分72和TSV結構30的導電塞32可以經由在第一凹進空間RC1中的設置在TSV結構30與導電焊盤70之間的第二導電層60彼此電連接。然而，本發明構思不限于此。例如，與在圖1中不同，導電阻擋層34在第一凹進空間RC1中覆蓋導電塞32。

上絕緣層80在半導體結構20的第二表面20B上圍繞導電焊盤70的底表面70L和側壁70S。在示例性實施例中，上絕緣層80包括不與導電焊盤70豎直疊置的第一部分82以及與導電焊盤70豎直疊置并與第一部分82一體形成的第二部分84。第二部分84設置在導電焊盤70與半導體結構20之間。

在示例性實施例中，上絕緣層80的第二部分84圍繞通孔絕緣層40的在導電焊盤70的底表面70L與半導體結構20的第二表面20B之間的側壁。然而，本發明構思不限于此。例如，通孔絕緣層40不形成在TSV結構30的側壁上。在這種情況下，上絕緣層80的第二部分84圍繞TSV結構30的側壁。

上絕緣層80的第一厚度T1和第二厚度T2可以根據TSV結構30的寬度、半導體結構20的高度以及鈍化層52的厚度適當地設定。在示例性實施例中，上絕緣層80的第一部分82具有第一厚度T1，上絕緣層80的第二部分84具有比第一厚度T1小的第二厚度T2。上絕緣層80中的第二部分84的第二厚度T2可以是第一厚度T1的大約20％至大約80％。例如，上絕緣層80的第二部分84可以具有是第一厚度T1的大約50％的第二厚度T2。在示例性實施例中，第一厚度T1可以是大約1μm至大約10μm，但不限于此。另外，第二厚度T2可以是大約0.2μm至大約8μm，但不限于此。

在示例性實施例中，上絕緣層80的第一厚度T1和鈍化層52的厚度可以設定為使得可以防止半導體結構20的翹曲。例如，上絕緣層80的第一厚度T1可以是鈍化層52的厚度的大約50％至大約150％，但本發明構思不限于此。例如，上絕緣層80的第一厚度T1可以基本等于鈍化層52的厚度。在這種情況下，鈍化層52施加到半導體結構20的本征應力(壓應力或張應力)可以被上絕緣層80的本征應力抵消。因此，可以防止半導體結構20由于鈍化層52、半導體結構20和上絕緣層80之間的本征應力和熱擴散系數錯配的翹曲。

在圖1中，由于上絕緣層80中的第一部分82的第一厚度T1與第二部分84的第二厚度T2之間的不同，第二凹進空間RC2形成在上絕緣層80的第一部分82中。第二凹進空間RC2暴露TSV結構30的另一端。另外，第二導電層60設置在第二凹進空間RC2的內壁上，導電焊盤70位于第二導電層60上以填充第二凹進空間RC2。因為導電焊盤70設置為填充第二凹進空間RC2，所以導電焊盤70的底表面70L和側壁70S分別連接到上絕緣層80的第二部分84和第一部分82。導電焊盤70的底表面70L和側壁70S可以分別面對上絕緣層80的第二部分84和第一部分82，第二導電層60設置在底表面70L和側壁70S與第一部分82和第二部分84之間。因此，導電焊盤70與上絕緣層80之間的接觸面積可以增大，使得導電焊盤70和上絕緣層80可以形成牢固的結合結構。因此，可以防止導電焊盤70從上絕緣層80的脫離或剝離。

在圖1中，上絕緣層80的第一部分82的上表面80U可以位于與導電焊盤70的上表面70U同一水平處。這里，上絕緣層80的第一部分82的上表面80U不直接接觸半導體結構20的第二表面20B，而是作為與上絕緣層80的底表面80L相對的表面，底表面80L直接接觸半導體結構20的第二表面20B。因為上絕緣層80的第一部分82的上表面80U位于與導電焊盤70的上表面70U同一水平處，所以當集成電路裝置10附著到另一半導體芯片(未示出)或封裝基底(未示出)時，可以形成底填構件(未示出)而不產生空隙。

在示例性實施例中，上絕緣層80可以包括感光有機絕緣材料。例如，上絕緣層80可以包括感光聚酰亞胺(PSPI)、苯并環丁烯(BCB)、聚苯并惡唑(PBO)、富勒烯衍生物等，但不限于此。

在這種情況下，上絕緣層80可以使用部分劑量光刻工藝圖案化，以形成其中形成導電焊盤70的凹進。例如，可以控制光刻的曝光量使得上絕緣層80的一部分被去除，以在上絕緣層80中形成第二凹進空間RC2。曝光量可以小于使具有第一厚度T1的上絕緣層80充分顯影所需要的曝光量。例如，光刻的曝光量可以是使上絕緣層80充分顯影所需要的曝光量的一半。第二部分84可以與第一部分82一體地形成。部分劑量光刻可以產生具有第二厚度T2的第二部分84。

在集成電路裝置10中，因為導電焊盤70與TSV結構30和/或上絕緣層80之間的接觸面積增大，因此可以防止導電焊盤70從TSV結構30和/或上絕緣層80脫離或剝離。此外，因為導電焊盤70的上表面70U位于與上絕緣層80的上表面80U同一水平處，所以當將導電焊盤附著到另一半導體芯片或封裝基底上時，可以形成底填構件而不產生空隙。另外，鈍化層52的本征應力(壓應力或張應力)可以被上絕緣層80的本征應力抵消，從而可以防止半導體結構20由于鈍化層52的壓應力或張應力的翹曲。因此，集成電路裝置10會是可靠的。

圖2是根據示例性實施例的集成電路裝置10A的剖視圖。圖2的集成電路裝置10A與圖1的集成電路裝置10相似，除了導電焊盤70A的形狀。將在下面描述導電焊盤70A的區別。在圖2中，同樣的附圖標記表示同樣的元件，這里省略了同樣元件的詳細描述。

參照圖2，導電焊盤70A的側壁70SA相對于導電焊盤70A的上表面70U傾斜第一傾斜角θ1。例如，第一傾斜角θ1可以是大約30°至大約90°，但不限于此。如圖2所示，上絕緣層80A的第二凹進空間RC2A的側壁傾斜預定的角度(例如，與第一傾斜角θ1相似的角度)，第二導電層60共形地形成在第二凹進空間RC2A的內壁上，導電焊盤70A在第二導電層60上填充第二凹進空間RC2A。然而，本發明構思不限于此。隨著第二導電層60的形成在第二凹進空間RC2A的側壁上的厚度沿豎直方向變化，填充第二凹進空間RC2A的導電焊盤70A的側壁70SA相對于上絕緣層80A的上表面80U傾斜第一傾斜角θ1。

在示例性實施例中，導電焊盤70A的上表面70U具有沿著水平方向的第一寬度W1，導電焊盤70A的底表面70L具有沿著水平方向的小于第一寬度W1的第二寬度W2。因為導電焊盤70A的上表面70U的第一寬度W1大于底表面70L的第二寬度W2，或者由于導電焊盤70A的傾斜的側壁70SA，所以上絕緣層80A與導電焊盤70A之間的接觸面積增大，從而可以防止導電焊盤70A的脫離或剝離。

在示例性實施例中，傾斜的側壁可以在用于形成第二凹進空間RC2A的部分劑量光刻工藝期間形成。用于形成第二凹進空間RC2A的部分劑量光刻工藝可以包括順序執行的施加感光有機絕緣材料的工藝、半劑量曝光工藝、曝光后烘(PEB)工藝、顯影工藝和硬烘工藝(或固化工藝)。第二凹進空間RC2A的傾斜的側壁可以在顯影工藝中形成。例如，第二凹進空間RC2A的側壁的最上部可以在PEB工藝之后的顯影工藝中長時間暴露于顯影液，因此，在顯影工藝中，第二凹進空間RC2A的上側壁的蝕刻量可以大于第二凹進空間RC2A的下側壁的蝕刻量。因此，第二凹進空間RC2A的側壁可以傾斜預定的角度。

在示例性實施例中，第二凹進空間RC2A的傾斜的側壁可以在硬烘工藝中形成。硬烘工藝可以是在稍高于感光有機絕緣材料層的玻璃化轉變溫度(Tg)的硬烘溫度下熱處理已經經歷了顯影工藝的感光有機絕緣材料層的工藝。感光有機絕緣層的側壁的輪廓在硬烘工藝之后可以根據感光有機絕緣材料層的物理性質(諸如感光有機絕緣材料層的熱流動性質或玻璃化轉變溫度)、硬烘溫度、硬烘持續時間和冷卻速度來變化。例如，即使第二凹進空間RC2A的側壁在顯影工藝之后基本豎直地形成，第二凹進空間RC2A的側壁在硬烘工藝之后也可以傾斜預定的角度。

圖3是根據示例性實施例的集成電路裝置10B的剖視圖。圖3的集成電路裝置10B與圖1的集成電路裝置10相似，除了導電焊盤70B的形狀。將在下面描述導電焊盤70B的區別。在圖3中，與圖1和圖2的附圖標記同樣的附圖標記表示同樣的元件，這里省略同樣元件的詳細描述。

參照圖3，上絕緣層80B的第二凹進空間RC2B的側壁具有與上絕緣層80B的上表面80U相鄰的圓部80P。第二導電層60共形地形成在上絕緣層80B的第二凹進空間RC2B的內壁上，導電焊盤70B在第二導電層60上填充第二凹進空間RC2B。突起70P形成在導電焊盤70B上，所述導電焊盤70B面對形成在第二凹進空間RC2B的側壁上的圓部80P，而第二導電層60設置在第二凹進空間RC2B與導電焊盤70B之間。

由于形成在第二凹進空間RC2B的側壁上的圓部80P，所以第二凹進空間RC2B的最上部的寬度(即，第二凹進空間RC2B的位于與上絕緣層80B的上表面80U相同水平處的寬度)大于第二凹進空間RC2B的底部的寬度。因此，導電焊盤70B的沿著水平方向的上表面70U的第一寬度W1B大于沿著水平方向的底表面70L的第二寬度W2B。

因為導電焊盤70B的上表面70U的第一寬度W1B大于底表面70L的第二寬度W2B(或由于導電焊盤70B的突起70P)，所以上絕緣層80B與導電焊盤70B之間的接觸面積增大，從而可以防止導電焊盤70B的脫離和剝離。

在示例性實施例中，圓部80P可以在用于形成第二凹進空間RC2B的部分劑量光刻工藝中形成。在示例性實施例中，圓部80P可以在顯影工藝中形成在第二凹進空間RC2B的側壁上。例如，第二凹進空間RC2B的側壁的最上部可以在顯影工藝期間長時間暴露于顯影液，因此，第二凹進空間RC2B的上側壁的蝕刻量可以大于第二凹進空間RC2B的下側壁的蝕刻量。因此，可以在第二凹進空間RC2B的側壁上形成圓部80P。

在示例性實施例中，圓部80P在硬烘工藝期間形成在第二凹進空間RC2B的側壁上。硬烘工藝可以是在稍高于感光有機絕緣材料層的玻璃化轉變溫度(Tg)的硬烘溫度下熱處理已經經歷了顯影工藝的感光有機絕緣材料層的工藝。感光有機絕緣層的側壁的輪廓在硬烘工藝之后可以根據感光有機絕緣材料層的物理性質(諸如感光有機絕緣材料層的熱流動性質或玻璃化轉變溫度)、硬烘溫度、硬烘持續時間和冷卻速度來變化。例如，即使第二凹進空間RC2B的側壁在顯影工藝之后基本豎直地形成，圓部80P也可以在硬烘工藝之后形成在第二凹進空間RC2B的側壁上。

圖4是根據示例性實施例的集成電路裝置10C的剖視圖。圖4的集成電路裝置10C與圖1的集成電路裝置10相似，除了導電焊盤70C的形狀。將在下面描述區別。在圖4中，與圖1至圖3的附圖標記同樣的附圖標記表示相同的元件，因此，將省略其詳細描述。

參照圖4，上絕緣層80C的第二凹進空間RC2C的側壁具有臺階部80Q。第二導電層60共形地形成在第二凹進空間RC2C的內壁上，導電焊盤70C在第二導電層60上填充第二凹進空間RC2C。臺階部70Q形成在導電焊盤70C的一部分上，所述臺階部70Q面對形成在第二凹進空間RC2C的側壁上的臺階部80Q，而第二導電層60設置在第二凹進空間RC2C與導電焊盤70C之間。

由于形成在第二凹進空間RC2C的側壁上的臺階部80Q，作為第二凹進空間RC2C的最上部的寬度的第三寬度W3C，即，第二凹進空間RC2C的位于與上絕緣層80C的上表面80U相同水平處的寬度，大于作為第二凹進空間RC2C的底部的寬度的第四寬度W4C。因此，導電焊盤70C的沿著水平方向的上表面70U的第一寬度W1C大于導電焊盤70C的沿著水平方向的底表面70L的第二寬度W2C。因此，上絕緣層80C與導電焊盤70C之間的接觸面積增大，從而可以防止導電焊盤70C的脫離或剝離。

在示例性實施例中，臺階部80Q可以在用于形成第二凹進空間RC2C的部分劑量光刻工藝期間形成。在示例性實施例中，部分劑量光刻工藝可以包括順序執行的第一部分劑量光刻工藝和第二部分劑量光刻工藝。例如，第二凹進空間RC2C的具有第三寬度W3C的上部可以在第一部分劑量光刻工藝中形成，在那之后，第二凹進空間RC2C的具有第四寬度W4C的下部可以在第二部分劑量光刻工藝中形成。在圖4中，臺階部80Q通過順序執行第一部分劑量光刻工藝和第二部分劑量光刻工藝形成，但是本發明構思不限于此。例如，可以順序執行三個或更多個部分劑量光刻工藝以形成第二凹進空間RC2C的具有不同寬度的部分。

圖5是根據示例性實施例的集成電路裝置10D的剖視圖。集成電路裝置10D與圖1的集成電路裝置10相似，除了粘合層90。將在下面描述區別。在圖5中，與圖1至圖4的附圖標記同樣的附圖標記表示相同的元件，這里將省略同樣元件的描述。

參照圖5，粘合層90設置在半導體結構20與上絕緣層80之間以及上絕緣層80與通孔絕緣層40之間。粘合層90設置為圍繞TSV結構30的在導電焊盤70的底表面70L與半導體結構20的第二表面20B之間的側壁。粘合層90可以增大半導體結構20與上絕緣層80之間的粘合強度，或者可以用作形成在半導體結構20的粗糙表面上用來提供平坦表面的中間層。

在示例性實施例中，粘合層90可以包括氮化硅、氮氧化硅、氧化硅或其組合，但本發明構思不限于此。另外，粘合層90可以通過物理氣相沉積(PVD)工藝或化學氣相沉積(CVD)工藝來形成，但本發明構思不限于此。

圖6是根據示例性實施例的集成電路裝置100A的剖視圖。在圖6中，與圖1至圖5的附圖標記同樣的附圖標記表示相同的元件，這里省略其詳細描述。

集成電路裝置100A包括基底120、前段制程(FEOL)結構130和后段制程(BEOL)結構140。TSV結構30形成在貫穿基底120和FEOL結構130的通孔22中。通孔絕緣層40設置在基底120與TSV結構30之間，并設置在FEOL結構130與TSV結構30之間。

TSV結構30包括貫穿基底120和FEOL結構130的導電塞32以及圍繞導電塞32的導電阻擋層34。

基底120可以是半導體晶片。在示例性實施例中，基底120包括硅(Si)。在示例性實施例中，基底120可以包括諸如鍺(Ge)的元素半導體或者諸如碳化硅(SiC)、砷化鎵(GaAs)、砷化銦(InAs)和磷化銦(InP)的化合物半導體。在示例性實施例中，基底120可以具有絕緣體上硅(SOI)結構。例如，基底120可以包括埋入氧化物(BOX)層。在示例性實施例中，基底120可以包括導電區域，例如，摻雜雜質的阱或摻雜雜質的結構。另外，基底120可以具有諸如淺溝槽隔離(STI)結構的各種器件隔離結構。

FEOL結構130包括絕緣中間層134和各種類型的多個單獨器件132。多個單獨器件132可以包括各種微電子器件，例如，金屬氧化物半導體場效應晶體管(MOSFET)、系統大規模集成(LSI)、諸如CMOS成像傳感器(CIS)的圖像傳感器、微機電系統(MEMS)、有源器件和無源器件。多個單獨器件132可以電連接到基底120的導電區域。此外，多個單獨器件132可以通過絕緣中間層134與其他相鄰的單獨器件電隔離。

BEOL結構140包括包含多個金屬布線層142和多個接觸塞144的多層布線結構146。多層布線結構146可以連接到TSV結構30。在示例性實施例中，FEOL結構130的微電子器件可以通過BEOL結構140電連接到TSV結構30。

在示例性實施例中，BEOL結構140還可以在基底120的其他區域上包括其他多層布線結構(均包含多個金屬布線層和多個接觸塞)。BEOL結構140可以包括用于將FEOL結構130中包括的單獨器件連接到其他布線的多個布線結構。多層布線結構146和在BEOL結構140中包括的其他布線結構可以通過金屬間絕緣層148彼此絕緣。在示例性實施例中，BEOL結構140還可以包括用于保護多個布線結構和在布線結構下的其他結構免受外部沖擊或潮氣的密封環(未示出)。

延伸穿過基底120和FEOL結構130的TSV結構30的上表面30T可以電連接到在BEOL結構140中包括的多層布線結構146的金屬布線層142。

鈍化層150形成在金屬間絕緣層148上。鈍化層150可以包括氧化硅層、氮化硅層、聚合物或其組合。暴露連接到多層布線結構146的鍵合焊盤152的孔150H形成在鈍化層150中。鍵合焊盤152可以經由孔150H電連接到上連接端子154。上連接端子154不必受限于圖6中示出的示例，而是可以形成為導電焊盤、焊球、焊料凸起或重布導電層。在示例性實施例中，可以省略上連接端子154。

上絕緣層80形成在基底120的底表面上，并包括暴露TSV結構30的底表面30B的第二凹進空間RC2。連接到TSV結構30的底表面30B的第二導電層60形成在第二凹進空間RC2的內壁上，填充第二凹進空間RC2的導電焊盤70形成在第二導電層60上。

在形成TSV結構30之后，執行形成BEOL結構140、上連接端子154、上絕緣層80、第二導電層60和導電焊盤70的工藝。

圖7是根據示例性實施例的集成電路裝置100B的剖視圖。在圖7中，與圖1至圖6的附圖標記同樣的附圖標記表示相同的元件，省略其詳細描述。

在集成電路裝置100B中，TSV結構30可以在形成FEOL結構130和BEOL結構140之后形成。因此，TSV結構30貫穿基底120、FEOL結構130的絕緣中間層134和BEOL結構140的金屬間絕緣層148。TSV結構30的導電阻擋層34包括被基底120圍繞的第一外壁部分、被絕緣中間層134圍繞的第二外壁部分和被金屬間絕緣層148圍繞的第三外壁部分。

上布線158在BEOL結構140上在TSV結構30與上連接端子154之間延伸，以將TSV結構30和上連接端子154彼此電連接。TSV結構30可以在貫穿鈍化層150之后電連接到上布線158，并可以經由上布線158電連接到上連接端子154。上連接端子154不限于圖7中示出的示例，而是可以形成為導電焊盤、焊球、焊料凸起或重布導電層。在示例性實施例中，可以省略上連接端子154。

上絕緣層80形成在基底120的底表面上，并包括暴露TSV結構30的底表面30B的第二凹進空間RC2。連接到TSV結構30的底表面30B的第二導電層60形成在第二凹進空間RC2的內壁上，填充第二凹進空間RC2的導電焊盤70形成在第二導電層60上。

圖8是根據示例性實施例的集成電路裝置100C的剖視圖。在圖8中，與圖1至圖7的附圖標記同樣的附圖標記表示相同的元件，這里省略其詳細描述。

在集成電路裝置100C中，TSV結構30延伸為貫穿基底120。在形成TSV結構30之后，FEOL結構130和BEOL結構140形成在TSV結構30和基底120上。TSV結構30可以經由在FEOL結構130中包括的連接布線136和138電連接到在BEOL結構140中包括的多層布線結構146。

上絕緣層80形成在基底120的底表面上，并包括暴露TSV結構30的底表面30B的第二凹進空間RC2。連接到TSV結構30的底表面30B的第二導電層60形成在第二凹進空間RC2的內壁上，填充第二凹進空間RC2的導電焊盤70形成在第二導電層60上。

圖9是根據示例性實施例的半導體封裝件200的剖視圖。在圖9中，與圖1至圖8的附圖標記同樣的附圖標記表示相同的元件，這里省略其詳細描述。

參照圖9，半導體封裝件200包括封裝基底210和安裝在封裝基底210上的至少一個集成電路裝置100。

在示例性實施例中，封裝基底210可以是包括形成在其中的布線結構212的印刷電路板(PCB)。

在圖9中，具有兩個集成電路裝置100的半導體封裝件200作為示例示出，但本發明構思不限于此。例如，可以在封裝基底210上沿豎直方向或水平方向安裝各種數量的集成電路裝置100。在圖9中，為了便于描述而省略了集成電路裝置100的一些元件。集成電路裝置100可以具有根據示例性實施例的結構。在每個集成電路裝置100中，TSV結構30和圍繞TSV結構30的通孔絕緣層40可以形成TSV單元230。在圖9中，形成了BEOL結構140，但本發明構思不限于此。例如，與圖9中示出的示例不同，可以在集成電路裝置中省略BEOL結構140。

封裝基底210包括連接到內布線結構212的用于電連接到外部的多個連接端子214。在示例性實施例中，多個連接端子214可以是焊球，但不限于此。

封裝基底210和集成電路裝置100或者兩個相鄰的集成電路裝置100可以經由形成在集成電路裝置100中的TSV結構30、上連接端子154和導電焊盤70彼此電連接。為了便于描述省略了圖1至圖8的第二導電層60。

在圖9中，兩個集成電路裝置100沿豎直方向安裝在封裝基底210上，以在半導體封裝件200中彼此電連接。這里，形成在在下面的集成電路裝置100中的導電焊盤70與形成在在上面的集成電路裝置100中的上連接端子154接觸，還在在上面的集成電路裝置100與在下面的集成電路裝置100之間的空間中形成底填構件240。在示例性實施例中，底填構件240可以包括非導電膜(NCF)、非導電聚合物(NCP)、裸片貼膜(DAF)、毛細管底填物(CUF)或成型底填物(MUF)，但本發明構思不限于此。底填構件240形成為在下集成電路裝置100的上絕緣層80和導電焊盤70與上集成電路裝置100的BEOL結構140之間圍繞上連接端子154。因為上絕緣層80的上表面位于與導電焊盤70的上表面相同的水平處，所以在形成底填構件240的工藝期間底填構件240形成，而不產生空隙。

半導體封裝件200可以包括用于使至少一個集成電路裝置100成型的成型層220。在示例性實施例中，成型層220可以由聚合物形成。例如，成型層220可以由環氧樹脂成型化合物(EMC)形成。

圖10A至圖10R是示出根據示例性實施例的制造圖6的集成電路裝置100A的方法的剖視圖。在圖10A至圖10R中，與圖1至圖6的附圖標記同樣的附圖標記表示相同的元件，這里省略其詳細描述。

參照圖10A，在基底120上形成FEOL結構130，在FEOL結構130上形成第一拋光停止層135，在第一拋光停止層135上形成掩模圖案137。掩模圖案137包括部分暴露第一拋光停止層135的上表面的孔137H。

在示例性實施例中，第一拋光停止層135可以由氮化硅層或氮氧化硅層形成。第一拋光停止層135可以形成為大約至大約的厚度。可以通過CVD工藝形成第一拋光停止層135。

掩模圖案137可以包括光致抗蝕劑層。

參照圖10B，通過使用掩模圖案137(見圖10A)作為蝕刻掩模蝕刻第一拋光停止層135和絕緣中間層134，并且蝕刻基底120以形成通孔22。通孔22包括在基底120中形成至預定深度的第一孔22A和貫穿絕緣中間層134的第二孔22B，使得第一孔22A和第二孔22B彼此連接。

可以使用各向異性蝕刻工藝來形成通孔22。在示例性實施例中，通孔22可以在基底120中形成為大約10μm或更小的寬度22W。在示例性實施例中，通孔22可以從絕緣中間層134的上表面形成為大約50μm至大約100μm的深度22D。然而，通孔22的寬度22W和深度22D不限于以上示例，而是可以根據示例性實施例變化。基底120通過通孔22的第一孔22A被暴露，絕緣中間層134通過通孔22的第二孔22B被暴露。在示例性實施例中，可以通過使用激光鉆孔技術形成通孔22。

在形成通孔22之后，去除掩模圖案137以暴露第一拋光停止層135的上表面。

參照圖10C，形成覆蓋通孔22的內側壁和底表面的通孔絕緣層40。

通孔絕緣層40形成為覆蓋基底120的在通孔22中暴露的表面和絕緣中間層134的在通孔22中暴露的表面以及第一拋光停止層135的表面。

參照圖10D，在通孔22的內和外的通孔絕緣層40上形成導電阻擋層34。

在示例性實施例中，可以使用PVD工藝或CVD工藝來形成導電阻擋層34。導電阻擋層34可以形成為包括一種材料的單層或包括至少兩種材料的多層。在示例性實施例中，導電阻擋層34可以包括W、WN、WC、Ti、TiN、Ta、TaN、Ru、Co、Mn、WN、Ni或NiB。例如，導電阻擋層34可以具有包括厚度為大約至大約的TaN層和厚度為大約至大約的Ta層的堆疊結構。

參照圖10E，在導電阻擋層34上形成填充通孔22中剩余空間的導電層32P。

可以在以上參照圖10D描述的形成導電阻擋層34的工藝之后執行用于形成導電層32P的工藝，而不破壞其中已經形成了導電阻擋層34的真空環境。在示例性實施例中，形成導電阻擋層34時的壓力與形成導電層32P時的壓力可以彼此不同。

導電層32P在通孔22的內側和外側覆蓋導電阻擋層34。

在示例性實施例中，可以使用電鍍工藝來形成導電層32P。例如，在導電阻擋層34的表面上形成金屬種子層(未示出)，通過電鍍工藝使金屬種子層生長為金屬層，以在導電阻擋層34上形成填充通孔22的導電層32P。金屬種子層可以由Cu、Cu合金、Co、Ni、Ru、Co/Cu或Ru/Cu形成。可以通過PVD工藝形成金屬種子層。導電層32P可以包括Cu或W。例如，導電層32P可以由Cu、CuSn、CuMg、CuNi、CuZn、CuPd、CuAu、CuRe、CuW、W或W合金形成，但本發明構思不限于此。可以在大約10℃至大約65℃的溫度下執行電鍍工藝。例如，可以在室溫下執行電鍍工藝。在示例性實施例中，可以在大約150℃至大約450℃的溫度下使導電層32P退火。

參照圖10F，可以通過化學機械拋光(CMP)工藝通過使用第一拋光停止層135作為停止件對圖10E的導電層32P進行拋光，直到暴露第一拋光停止層135。在示例性實施例中，在暴露的第一拋光停止層暴露之后還可以拋光暴露的第一拋光停止層。

結果，可以去除位于通孔22外側的通孔絕緣層40、導電阻擋層34和導電層32P，導電塞32從通孔22中的導電阻擋層34上的導電層32P形成。導電塞32和導電阻擋層34的組合結構可以被稱為預備TSV結構。在示例性實施例中，圖10F的導電塞32和導電阻擋層34的組合結構可以被稱為預備TSV結構30P。

在示例性實施例中，圖10F的所得結構可以經歷退火工藝。在這種情況下，導電塞32中包括的金屬粒子由于退火工藝而生長，因此，導電塞32的表面粗糙度會增加。在示例性實施例中，可以在大約400℃至大約500℃的溫度下執行退火工藝。

參照圖10G，可以通過CMP工藝去除第一拋光停止層135，使得FEOL結構130中的絕緣中間層134的上表面可以暴露于外部。在CMP工藝中，可以通過CMP工藝使導電塞32的由于金屬粒子和退火工藝的不平整的表面平坦化。在示例性實施例中，可以在大約400℃至大約500℃的溫度下執行退火工藝。

在通孔22中，可以保留包括導電塞32和圍繞導電塞32的導電阻擋層34的預備TSV結構30P。

參照圖10H，清洗圖10G的預備TSV結構30P，在那之后，在絕緣中間層134上順序地形成并圖案化第二拋光停止層、絕緣層和第三拋光停止層，以形成第二拋光停止層圖案148A、絕緣層圖案148B、第三拋光停止層圖案148C和暴露位于通孔22的進口側處的預備TSV結構30P的上表面和預備TSV結構30P的外圍部分的金屬布線孔148H。

在形成金屬布線孔148H時可以將第二拋光停止層圖案148A用作蝕刻停止件。

預備TSV結構30P、通孔絕緣層40和絕緣中間層134通過金屬布線孔148H被部分暴露。在示例性實施例中，可以將金屬布線孔148H形成為僅暴露預備TSV結構30P的上表面。

在示例性實施例中，絕緣層圖案148B可以由正硅酸乙酯(TEOS)形成。第二拋光停止層圖案148A和第三拋光停止層圖案148C可以分別由氮化硅層或氮氧化硅層形成。在示例性實施例中，第二拋光停止層圖案148A、絕緣層圖案148B和第三拋光停止層圖案148C中的每個可以具有各種厚度。

參照圖10I，可以在金屬布線孔148H中形成金屬布線層142。

金屬布線層142包括順序堆疊的布線阻擋層142A和布線金屬層142B。

在示例性實施例中，為了形成金屬布線層142，可以在金屬布線孔148H(見圖10H)中和在第三拋光停止層圖案148C(見圖10H)上順序地形成用于形成布線阻擋層142A的第一層和用于形成布線金屬層142B的第二層，然后，可以通過CMP工藝使用第三拋光停止層圖案148C作為停止件來拋光包括第一層和第二層的所得結構。在CMP工藝中，可以去除第三拋光停止層圖案148C，使得可以暴露絕緣層圖案148B的上表面。結果，包括布線阻擋層142A和布線金屬層142B的金屬布線層142在CMP工藝之后保留在金屬布線孔148H中。

在示例性實施例中，布線阻擋層142A可以包括Ti，TiN、Ta或TaN。在示例性實施例中，可以執行PVD工藝以形成布線阻擋層142A。布線阻擋層142A可以具有大約至大約的厚度。

在示例性實施例中，布線金屬層142B可以包括Cu。為了形成布線金屬層142B，在布線阻擋層142A的表面上形成Cu種子層，在那之后，通過電鍍工藝在Cu種子層上生長Cu層，并使包括Cu層的所得結構退火。

參照圖10J，通過使用與以上參照圖10H和圖10I描述的形成金屬布線層142的工藝相似的工藝在金屬布線層142上形成接觸塞144。在那之后，多次交替執行參照圖10H和圖10I描述的形成金屬布線層142的工藝和形成接觸塞144的工藝，以形成多層布線結構146和鍵合焊盤152。在多層布線結構146中，多個金屬布線層142中的每個和多個接觸塞144中的每個彼此交替連接。鍵合焊盤152連接到多層布線結構146。

在圖10J中，多層布線結構146包括兩個金屬布線層142和兩個接觸塞144，但本發明構思不限于此。另外，在圖10J的多層布線結構146中，金屬布線層142與接觸塞144之間的連接結構是示例。本發明構思不限于圖10J中示出的結構。

在示例性實施例中，多個金屬布線層142和多個接觸塞144均可以包括W、Al或Cu。在示例性實施例中，多個金屬布線層142和多個接觸塞144可以由彼此相同的材料形成。在示例性實施例中，多個金屬布線層142和多個接觸塞144中的至少一些可以包括彼此不同的材料。

在示例性實施例中，在形成多層布線結構146時，可以在基底120的其他區域上形成包括金屬布線層和接觸塞的與多個金屬布線層142和多個接觸塞144中的至少一些同時形成的其他多層布線結構(未示出)。然后，在FEOL結構130上獲得包括多個第二拋光停止層圖案148A和多個絕緣層圖案148B(見圖10I)的金屬間絕緣層148和包括具有被金屬間絕緣層148絕緣的部分的多個多層布線結構的BEOL結構140。BEOL結構140可以包括用于將FEOL結構130中包括的單獨器件連接到形成在基底120上的其他布線的多個布線結構。在示例性實施例中，BEOL結構140還可以包括用于保護布線結構和在布線結構下面的其他結構免受外部沖擊或潮氣影響的密封環。

參照圖10K，在BEOL結構140上形成包括暴露鍵合焊盤152的孔150H的鈍化層150，然后，在鈍化層150上形成經由孔150H連接到鍵合焊盤152的上連接端子154。

在示例性實施例中，鈍化層150可以包括氧化硅層、氮化硅層、聚合物或其組合。

參照圖10L，從基底120的底表面將基底120部分去除，使得通孔絕緣層40圍繞的預備TSV結構30P從基底120的底表面120B突出。

參照圖10M，形成覆蓋基底120的底表面120B的上絕緣層80。上絕緣層80覆蓋從基底120的底表面120B突出的通孔絕緣層40。

在示例性實施例中，上絕緣層80可以由感光有機絕緣材料通過旋涂工藝形成。例如，上絕緣層80可以包括感光聚酰亞胺(PSPI)、苯并環丁烯(BCB)、聚苯并惡唑(PBO)、富勒烯衍生物等，但不限于此。

在示例性實施例中，可以將包括上絕緣層80的所得結構退火。作為退火工藝的結果，可以去除上絕緣層80中剩余的有機溶劑。在示例性實施例中，可以在大約90℃至大約110℃的溫度下執行退火工藝。

在示例性實施例中，在圖10M中，直接在基底120的底表面120B和通孔絕緣層40上形成上絕緣層80。然而，與圖10M中示出的示例不同，可以在形成上絕緣層80之前形成粘合層90(見圖5)至預定的厚度，并在粘合層90上形成上絕緣層80。粘合層90可以由例如氮化硅、氧化硅、氮氧化硅或聚合物通過CVD工藝形成。

參照圖10N，在上絕緣層80中形成第二凹進空間RC2以暴露通孔絕緣層40。

在示例性實施例中，用于形成第二凹進空間RC2的工藝可以是部分劑量光刻工藝。部分劑量光刻工藝可以是使用僅去除上絕緣層80至預定厚度而保留上絕緣層80的部分厚度的曝光量的光刻工藝。

部分劑量光刻工藝可以包括順序執行的部分劑量曝光工藝、曝光后烘(PEB)工藝、顯影工藝和硬烘工藝(或固化工藝)。

在部分劑量曝光工藝中，可以通過使用部分劑量曝光量曝光上絕緣層80，使得上絕緣層80被部分地去除至預定厚度。在示例性實施例中，部分劑量曝光量(D_1/2)可以是參考曝光量D₀(可以通過其去除上絕緣層80的整個厚度)的大約30％至大約70％，但本發明不限于此。例如，可以通過使用部分劑量曝光量D_1/2(參考曝光量D₀的大約50％)對上絕緣層80執行部分劑量曝光工藝。

在部分劑量曝光工藝之后，可以執行PEB工藝。在PEB工藝中，可以在大約100℃至大約120℃的溫度下執行退火工藝，以加速在感光有機絕緣材料中包括的感光劑的分散。

在PEB工藝之后，可以執行顯影工藝。例如，在顯影工藝中，可以使用KOH或四甲基氫氧化銨(TMAH)水溶液，但本發明構思不限于此。在顯影工藝中，可以部分去除上絕緣層80，使得可以暴露通孔絕緣層40。

在顯影工藝之后，可以執行硬烘工藝。在硬烘工藝中，可以在高于上絕緣層80中包括的材料的玻璃化轉變溫度Tg下執行退火工藝。作為硬烘工藝的結果，暴露通孔絕緣層40的第二凹進空間RC2可以形成在上絕緣層80中。

在圖10N中，第二凹進空間RC2被示出為具有與上絕緣層80的上表面80U基本垂直的側壁RC2_S。然而，本發明構思不限于此。在示例性實施例中，感光有機絕緣層的側壁的輪廓在硬烘工藝之后可以根據感光有機絕緣材料的物理性質(諸如感光有機絕緣材料的熱流動性質或玻璃化轉變溫度)、硬烘溫度、硬烘持續時間和冷卻速度來變化。例如，即使在顯影工藝之后當第二凹進空間RC2的側壁RC2_S與上表面80U基本垂直時，第二凹進空間RC2A的側壁(見圖2)也可以在硬烘工藝之后傾斜預定的角度。在這種情況下，圖2的集成電路裝置10A可以形成為具有傾斜的側壁。

另一方面，即使在顯影工藝之后第二凹進空間RC2B的側壁與上表面80U基本垂直，也可以在硬烘工藝之后在第二凹進空間RC2B(見圖3)的側壁上形成圓部80P(見圖3)。在這種情況下，以上參照圖3描述的集成電路裝置10B可以形成為具有有圓部的側壁。

另外，可以順序地執行第一部分劑量光刻工藝和第二部分劑量光刻工藝，使得第二凹進空間RC2C(見圖4)的具有第三寬度W3C(見圖4)的上部可以在第一部分劑量光刻工藝中形成，第二凹進空間RC2C的具有第四寬度W4C(見圖4)的下部可以在第二部分劑量光刻工藝中形成。在這種情況下，臺階部80Q(見圖4)形成在第二凹進空間RC2C的側壁上，形成了以上參照圖4描述的集成電路裝置10C。

參照圖10O，對圖10N的包括第二凹進空間RC2的所得結構執行回蝕工藝至TSV結構30。在回蝕工藝中，從預備TSV結構30P去除在第二凹進空間RC2中暴露的通孔絕緣層40和導電阻擋層34，并且通過第二凹進空間RC2暴露導電塞32。

TSV結構30的底表面30B從第二凹進空間RC2的底表面RC2_B突出。在示例性實施例中，TSV結構30的底表面30B定位為比第二凹進空間RC2的底表面RC2_B離基底120的底表面120B遠。

參照圖10P，在上絕緣層80和TSV結構30的暴露的部分上形成第二導電層60。

在第二凹進空間RC2的側壁RC2_S和底表面RC2_B以及導電塞32的在第二凹進空間RC2中突出的端部上共形地形成第二導電層60。

在示例性實施例中，第二導電層60可以由Ti、Cu、Ni、Au、NiV、NiP、TiNi、TiW、TaN、Al、Pd、CuCr或其組合形成。可以通過PVD工藝或CVD工藝形成第二導電層60。

參照圖10Q，通過電鍍工藝在第二導電層60上形成填充第二凹進空間RC2的金屬層70R。

在示例性實施例中，金屬層70R可以由Ni、Cu、Al、或Au形成，但本發明構思不限于此。在示例性實施例中，用于形成金屬層70R的電鍍工藝可以是直流(DC)鍍覆工藝或脈沖鍍覆工藝。

在圖10Q中，金屬層70R在第二凹進空間RC2的外側上完全填充在第二導電層60上具有預定厚度的第二凹進空間RC2。

參照圖10R，通過CMP工藝對圖10Q的金屬層70R進行拋光，直到暴露上絕緣層80。在示例性實施例中，在暴露上絕緣層80后對其進行進一步拋光。通過CMP工藝，可以去除在第二凹進空間RC2的外部上的金屬層70R，僅保留在第二凹進空間RC2中的金屬層70R，以形成導電焊盤70。另外，可以去除在第二凹進空間RC2的外部的第二導電層60。

通過以上工藝，形成集成電路裝置100A。

在制造集成電路裝置100A的示例性實施例中，通過部分劑量光刻工藝在上絕緣層80中形成暴露TSV結構30的第二凹進空間RC2，在那之后，形成填充第二凹進空間RC2的導電焊盤70。因此，導電焊盤70通過第二導電層60與TSV結構30和/或上絕緣層80接觸，從而可以防止導電焊盤70的脫離或剝離。此外，因為導電焊盤70的上表面與上絕緣層80的上表面位于同一水平處，所以在將集成電路裝置100A附著到另一半導體芯片上或封裝基底上時，可以附著底填構件而不產生空隙。另外，上絕緣層80可以抵消鈍化層150可能施加到基底120的壓應力或張應力，因此，可以防止基底120由于壓應力或張應力的翹曲。因此，集成電路裝置100A會是可靠的。

圖11是示出根據示例性實施例的半導體封裝件600的剖視圖。

參照圖11，半導體封裝件600包括在封裝基底610上順序堆疊的多個半導體芯片620。控制芯片630通過TSV結構連接到多個半導體芯片620上。多個半導體芯片620和控制芯片630的堆疊結構被位于封裝基底610上的諸如熱固性樹脂的包封件640包封。在圖11中，六個半導體芯片620沿豎直方向堆疊，但半導體芯片620的個數和堆疊方向不限于以上示例。在示例性實施例中，半導體芯片620的個數可以多于或少于六個。多個半導體芯片620可以在封裝基底610上沿水平方向布置，或者可以以將豎直方向安裝和水平方向安裝組合的連接結構布置。在示例性實施例中，可以省略控制芯片630。

封裝基底610可以是柔性印刷電路板、剛性印刷電路板或其組合。封裝基底610包括內部基底布線612和連接端子614。連接端子614形成在封裝基底610的表面上。焊球616形成在封裝基底610的另一表面上。連接端子614經由內部基底布線612電連接到焊球616。在示例性實施例中，可以用導電凸起或鉛柵陣列(LGA)替代焊球616。

每個半導體芯片620包括TSV結構622，控制芯片630包括TSV單元632。TSV單元622和632通過諸如凸起的連接構件650彼此電連接。彼此連接的TSV結構622和632連接到連接端子614。在示例性實施例中，可以省略控制芯片630的TSV單元632。

多個半導體芯片620和控制芯片630中的至少一個可以包括根據示例性實施例的集成電路裝置。在示例性實施例中，TSV單元可以包括根據示例性實施例的TSV結構。每個連接構件可以包括根據示例性實施例的以上參照圖1至圖8描述的導電焊盤。連接構件650連接到TSV單元622和632。

多個半導體芯片620均可以包括系統大規模集成(LSI)、閃存、動態隨機存取存儲器(DRAM)、靜態RAM(SRAM)、電可擦除可編程只讀存儲器(EEPROM)、參數RAM(PRAM)、磁阻RAM(MRAM)或電阻RAM(RRAM)。控制芯片630可以包括諸如串行器/解串器(SER/DES)的邏輯電路。

圖12是根據示例性實施例的半導體封裝件700的剖視圖。

參照圖12，半導體封裝件700包括第一芯片710、第二芯片730、底填件740和包封件750。

第一芯片710可以具有根據示例性實施例的以上參照圖1至圖8描述的集成電路裝置。

第一芯片710包括貫穿半導體結構702的多個TSV單元712。多個TSV單元712均可以包括根據示例性實施例的以上參照圖1至圖8描述的TSV結構。

半導體結構702可以包括在圖1至圖5中示出的半導體結構20或在圖6至圖8中示出的基底120。

在示例性實施例中，第一芯片710包括圖6的集成電路裝置100A，第一芯片710的器件層714包括在圖6中示出的BEOL結構140。在示例性實施例中，第一芯片710可以包括圖8的集成電路裝置100C，器件層714可以包括在圖8中示出的FEOL結構130和BEOL結構140的堆疊結構。在示例性實施例中，第一芯片710可以包括圖7的集成電路裝置100B，可以省略器件層714。

上絕緣層720、連接到多個TSV單元712的端部的上焊盤722和連接端子724設置在第一芯片710的一側處。此外，電極焊盤726和連接端子728連接到第一芯片710的另一側。連接端子724和728可以包括焊球或焊凸起。

上絕緣層720可以包括如參照圖1至圖8描述的上絕緣層，上焊盤722可以包括如參照圖1至圖8描述的第二導電層和經由第二導電層連接到TSV單元712的導電焊盤。

第二芯片730包括基底732和形成在基底732上的布線結構734。集成電路層也可以形成在基底732上。第二芯片730不需要包括TSV結構。電極焊盤736連接到布線結構734。布線結構734可以經由電極焊盤736、連接端子724和上焊盤722電連接到TSV單元712。

底填件740填充第一芯片710與第二芯片730之間的連接部分。例如，第一芯片710的連接端子724和第二芯片730的電極焊盤736在連接部分彼此連接。底填件740可以由環氧樹脂形成，并可以包括二氧化硅填充物、熔劑等。底填件740可以由與形成包封件750(在底填件740的外側形成的)的材料相同或不同的材料形成。

底填件740填充第一芯片710與第二芯片730之間的連接部分和第一芯片710的側表面，使得底填件740可以包封第一芯片710的側表面。

在圖12中，底填件740具有向下變大的形狀。然而，底填件740的形狀不限于此，并可以形成為各種形狀。例如，底填件740不需要圍繞第一芯片710的側表面，而是僅形成在第一芯片710與第二芯片730之間的空間中。

包封件750包封第一芯片710和第二芯片730。包封件750可以由例如環氧樹脂成型化合物(EMC)的聚合物形成。包封件750包封第二芯片730和底填件740的側表面。在示例性實施例中，當底填件740僅形成在第一芯片710與第二芯片730之間的空間中時，包封件750包封第一芯片710的側表面。

第二芯片730的上表面不需要被包封件750包封，而是可以暴露至外部。

圖13是根據示例性實施例的半導體封裝件800的剖視圖。在圖13中，與圖12的附圖標記同樣的附圖標記表示相同的元件，這里省略其詳細描述。

參照圖13，半導體封裝件800包括半導體芯片810和安裝在半導體芯片810上的圖12的半導體封裝件700。

在上面參照圖12詳細地描述了半導體封裝件700。

半導體芯片810可以具有水平剖面，并且所述水平剖面的面積大于在半導體封裝件700中包括的第一芯片710和第二芯片730的水平剖面的面積。在示例性實施例中，主芯片810的水平剖面的面積可以基本等于包括包封件750的半導體封裝件700的水平剖面的面積。半導體封裝件700可以經由粘合構件820安裝在半導體芯片810上。另外，半導體封裝件700的包封件750和底填件740的底表面經由粘合構件820分別附著到主芯片810的上外部。

半導體芯片810包括體層830、下絕緣層840、鈍化層850、貫穿體層830的多個TSV單元860、多個連接端子870、上焊盤880和上絕緣層885。

多個TSV單元860均可以包括如參照圖1至圖8示出的TSV結構。

集成電路層和多層布線圖案可以被分別包括在體層830和下絕緣層840中。集成電路層和多層布線圖案可以根據半導體芯片810的種類改變。半導體芯片810可以形成例如中央處理單元(CPU)、控制器或專用集成電路(ASIC)的邏輯芯片。

在圖13中，半導體封裝件700堆疊在半導體芯片810上，但半導體封裝件700可以直接安裝在諸如印刷電路板(PCB)或封裝基底的支持基底上。

形成在半導體芯片810下面的多個連接端子870中的每個包括焊盤872和焊球874。形成在半導體芯片810下面的連接端子870可以大于形成在半導體封裝件700中的連接端子728。

圖14是根據示例性實施例的半導體封裝件900的剖視圖。在圖14中，半導體封裝件900是層疊封裝件(POP)，在半導體封裝件900中，下半導體封裝件910和上半導體封裝件930是結合至具有TSV結構的插入件920的倒裝芯片。

參照圖14，半導體封裝件900包括下半導體封裝件910、在其中包括多個TSV單元923的插入件920和上半導體封裝件930。

多個TSV單元923均可以包括根據示例性實施例的以上參照圖1至圖8描述的TSV結構。

多個第一連接端子914附著到下半導體封裝件910中的基底912的下部。多個第一連接端子914可以被用來將半導體封裝件900連接到電子設備的PCB。在示例性實施例中，多個第一連接端子914均可以包括焊球或焊區。

插入件920被用來形成用于將下半導體封裝件910與上半導體封裝件930以精細間距彼此連接的豎直連接端子。通過使用插入件920，可以減少POP集成電路裝置的平面面積。插入件920包括被多個TSV單元923貫穿的硅層922以及形成在硅層922的底表面和上表面上以重分布多個TSV單元923的重布層924和926。

在示例性實施例中，重布層924和926中的至少一個可以包括如參照圖1至圖8描述的第二導電層以及經由第二導電層60連接到TSV單元923的導電焊盤70、70A、70B或70C。

在示例性實施例中，可以省略重布層924和926中的至少一個。

用于將多個TSV單元923連接到下半導體封裝件910的基底912的多個第二連接端子928形成在插入件920的底表面上。用于將多個TSV單元923連接到上半導體封裝件930的多個第三連接端子929形成在插入件920的上表面上。在示例性實施例中，第二連接端子928和第三連接端子929均可以包括焊球或焊區。

如果半導體封裝件900是在移動電話中使用的半導體裝置，那么下半導體封裝件910可以是諸如處理器的邏輯裝置，上半導體封裝件930可以是存儲裝置。

在示例性實施例中，上半導體封裝件930可以是在其中堆疊多個半導體芯片(未示出)的多芯片封裝件，上半導體封裝件930的上部可以被用于保護半導體芯片的包封件(未示出)包封。

圖15是示出根據示例性實施例的集成電路裝置1000的平面圖。

集成電路裝置1000包括模塊基底1010、安裝在模塊基底1010上的緩沖芯片1020和多個半導體封裝件1030。多個輸入/輸出端子1050形成在模塊基底1010上。

多個半導體封裝件1030可以包括根據示例性實施例的如參照圖1至圖8描述的集成電路裝置。

圖16是示出根據示例性實施例的集成電路裝置1100的示圖。

集成電路裝置1100包括控制器1110、輸入/輸出裝置1120、存儲器1130和接口1140。集成電路裝置1100可以是移動系統或用于發送或接收信息的系統。在示例性實施例中，移動系統可以是個人數字助理(PDA)、便攜式計算機、網絡平板電腦、無線電話、移動電話、數字音樂播放器或存儲卡。

在示例性實施例中，控制器1110可以是微處理器、數字信號處理器或微控制器。

輸入/輸出裝置1120被用來輸入和輸出集成電路裝置1100的數據。集成電路裝置1100可以經由輸入/輸出裝置1120連接到例如個人電腦或網絡的外部裝置，并可以與外部裝置交換數據。在示例性實施例中，輸入/輸出裝置1120可以是小鍵盤、鍵盤或顯示器。

在示例性實施例中，存儲器1130存儲用于操作控制器1110的代碼和/或數據。在示例性實施例中，存儲器1130存儲被控制器1110處理的數據。控制器1110和存儲器1130中的至少一個包括如以上參照圖1至圖8描述的集成電路裝置。

接口1140可以用作集成電路裝置1100與另一外部裝置之間的數據傳輸路徑。控制器1110、輸入/輸出裝置1120、存儲器1130和接口1140可以經由總線1150彼此通信。

集成電路裝置1100可以被包括在移動電話、MP3播放器、導航系統、便攜式多媒體播放器(PMP)、固態盤(SSD)或家用電器中。

雖然已經參照本發明構思的示例性實施例示出并描述了本發明構思，但是對本領域的普通技術人員將明顯的是，在不脫離本發明構思的如權利要求所限定的精神和范圍的情況下，可以在其中做出形式上和細節上的各種改變。