專利名稱：用于半導體芯片的驅動器的制作方法
技術領域：
本發明涉及制造電子器件的方法，更具體地來說，涉及用于半導體芯片的馬區動器。
背景技術：
如果電導線中的電流密度大到足以使得形成導線的原子/離子能夠沿著導線移動，即，高電流密度，則產生了電遷移。特別地，引導電流通過導線的電子或者空穴給予了導線中的原子/離子足夠的動力，從而導致了原子/離子的遷移。隨著有足夠大的電流通過，原子/離子沿著導線的遷移會在導線中產生空隙(void)，并且造成了多余材料的積累。多余材料在其他地方沉積，通常在導線的角落沉積。這些空隙導致其周圍的電流密度増加，從而增加了電遷移率。電遷移率還取決于導線的溫度。導致局部電流密度増加的空隙還由于歐姆加熱而提高了導線的溫度，從而進一步增加了電遷移率。為了降低電遷移的影響，利用具有足夠橫截面面積的導線來避免出現電遷移過程。因為需要提供足夠的橫截面面積，所以半導體芯片上的導線通常占據了較大的芯片面積。隨著硅芯片的尺寸越來越小，沿著導線流動的電流通常也會減小。而且，數年間，為了容納高電流密度而不會導致電遷移，已經對硅芯片上的導線材料進行了改變。首先使用了鋁合金，而近一段時間將導線材料變為銅。雖然有了上述變化，但是電遷移仍舊是芯片的高電流密度載流部分的一大問題。上述高電流密度載流部分包括用于驅動連接到硅芯片以外導線的接合焊盤的驅動器，將電源提供到形成硅芯片的各個器件的硅芯片上的電源布線，以及將向硅芯片提供時鐘信號的連接到導線的時鐘信號驅動器。在這些部分中，都產生了高電流密度，并且至少在部分驅動電路中，電流在ー個方向上流動。因為導線中的原子/離子不斷在ー個方向上被推動，所以在ー個方向上流動的電流尤其可能導致電遷移。在具有雙向電流的導線(例如，上述時鐘導線)中，導線中的原子/離子首先被單向推動，然后再被推回。因此，盡管原子/離子沿著導線來回移動，但是，通常，導線不會很快退化
(degradeノ。

發明內容
針對上述問題，本發明提供了多個實施例。本發明的一個實施例涉及ー種用于半導體芯片的驅動器，包括漏極線，具有第一端和第二端；至少兩個n型晶體管，每個n型晶體管都包括源極，連接到第一電源線；柵極，連接到第一輸入線，以及漏極，直接連接到漏極線；該驅動器還包括至少兩個P型晶體管，每個P型晶體管都包括源極，連接到第ニ電源線；柵極，連接到第二輸入線，以及漏極，直接連接到漏極線；在漏極線的第一端和第二端之間的整個距離上，直接連接到漏極線的n型晶體管的數量與直接連接到漏極線的P型晶體管的數量的差小于2。其中，在漏極線的第一端和第二段之間的整個距離上，連接到漏極線的n型晶體管的數量與連接到漏極線的P型晶體管的數量的差小于I。其中，至少兩個η型晶體管排列在漏極線的一側，至少兩個P型晶體管排列在漏極線的另一側。其中，至少兩個η型晶體管中的每一個都排列在漏極線的一側，至少兩個P型晶體管中對應的一個排列在漏極線的另一側。其中，位于漏極線一側的至少兩個η型晶體管中的一個與另一個η型晶體管隔開， 另一個η型晶體管與至少兩個P型晶體管中的一個處于漏極線的同側。其中，至少兩個P型晶體管中每一個的導通電阻與至少兩個η型晶體管中每一個的導通電阻基本相同。其中，至少兩個η型晶體管的源極通過一個以上的金屬層連接到第一電源線。其中，至少兩個P型晶體管的源極通過一個以上的金屬層連接到第二電源線。本發明的另一實施例涉及一種用于半導體芯片的驅動器，包括漏極線；第一行的至少兩個晶體管，位于漏極線的一側，第一行的晶體管的漏極直接連接到漏極線，并且沿著漏極線位于均勻地彼此隔開的位置上，第一行中的晶體管包括η型晶體管或P型晶體管中的至少一種；以及第二行的至少兩個晶體管，位于漏極線的另一側，并且沿著漏極線位于均勻地彼此隔開的位置上，第二行的晶體管的漏極直接連接到漏極線，第二行中的晶體管包括η型晶體管或P型晶體管中的至少一種；第一行和第二行中的每個η型晶體管與第一行或者第二行中的一個P型晶體管配成對，均勻地彼此隔開設置的不多于兩個P型晶體管與一個η型晶體管拆開。其中，第一行和第二行中的每個η型晶體管與第一行或者第二行中的一個P型晶體管配成對，均勻地彼此隔開設置的不多于一個P型晶體管與一個η型晶體管拆開。其中，第一行包括每對中的η型晶體管，第二行包括每對中的P型晶體管。其中，第一行包括在彼此均勻隔開位置中的一個位置上的每對中的η型晶體管或者P型晶體管，并且第二行包括在彼此均勻隔開的相同位置上的對中的另一晶體管。其中，漏極線形成在金屬層上，金屬層最接近半導體芯片的基板。其中，該驅動器進一步包括至少兩個P型晶體管中每一個晶體管的導通電阻、與至少兩個η型晶體管中每一個晶體管的導通電阻被設置為基本相同。其中，η型晶體管的源極通過半導體芯片的一個以上的金屬層連接到第一電源線。其中，P型晶體管的源極通過半導體芯片的一個以上的金屬層連接到第二電源線。本發明的再一實施例涉及一種布局半導體芯片的驅動器的方法，包括將第一信號連接到至少兩個η型晶體管的柵極；將至少兩個η型晶體管的漏極直接連接到漏極線； 將第二信號連接到至少兩個P型晶體管的柵極；將至少兩個P型晶體管的漏極直接連接到漏極線；將至少兩個η型晶體管和至少兩個P型晶體管連接到沿著漏極線的位置上，從而使得在沿著漏極線的任意點上的時間平均電流基本為零。其中，該方法進一步包括將至少兩個η型晶體管排列在漏極線的一側，將至少兩個P型晶體管排列在漏極線的另一側。該方法進一步包括將至少兩個η型晶體管中每個晶體管排列在漏極線的一側， 并將至少兩個P型晶體管中對應的一個晶體管排列在漏極線的另一側。其中，在漏極線的一側的至少兩個η型晶體管中每個晶體管與漏極線同側的兩個n型晶體管中的另一晶體管，通過至少兩個p型晶體管中的ー個間隔開。此外，在漏極線的一側的至少兩個n型晶體管中每個晶體管、與漏極線同側的兩個n型晶體管中的另一晶體管和至少兩個p型晶體管中的ー個間隔開。


在附圖的圖案中，通過列舉示例并且不進行限制的方式示出了一個或者多個實施 例，其中具有相同參考標號的元件代表所有相同的元件，并且其中圖I是根據實施例的半導體芯片的驅動電路的聞階不意圖；圖2是對應于根據圖I中的驅動電路的實施例的布局的布局圖；圖3是沿著圖2中的線A-A’的橫截面；圖4是表示圖2所示的布局中將驅動器連接到接合焊盤的導線中的電流與時間的函數關系圖； 圖5是對應于根據圖I中的驅動電路的實施例的布局的布局圖；圖6是驅動半導體芯片的漏極線的方法的流程圖。
具體實施例方式圖I是根據實施例的驅動電路100的高階示意圖。驅動電路100包括與n型驅動器104串聯連接的p型驅動器102。p型驅動器102具有柵極106、與正電源線110相連接的源極108、以及與n型驅動器104的漏極116連接的漏極112。柵極106與第一輸入線118相連接，且漏極112連接到節點113，在一些實施例中，該節點113連接到接合焊盤126，該接合焊盤126轉而接合到硅芯片的外接導線128，該硅芯片上形成有驅動器。n型驅動器104具有柵極118、和源極122，該源極122與地電位124相連接。柵極118與第二輸入線120相連接，且漏極116連接到節點113，從而通過漏極112連接到p型驅動器102。在運行中，第一輸入線118上的信號和第二輸入線120上的信號使得對應的p型驅動器102或者n型驅動器104將節點113連接到接地電カ線124或者正電カ線110。電流可以流到接地電カ線124或者從正電カ線110流出，該接地電カ線124或者正電カ線110連接到接線焊盤，從而對節點113、接合焊盤126和連接到接合焊盤126的外接導線128充電或者放電。這樣，接合焊盤126和連接到該接合焊盤的外接導線128在接地電カ線124上的地電壓(低輸出狀態電壓)和正電カ線110上的正電源電壓(高輸出狀態電壓)之間轉換。圖2是對應于根據圖I中的驅動電路的實施例的布局200的布局示意圖。驅動器電路布局200包括p型MOS晶體管模塊210，該p型MOS晶體管模塊210包括p型MOS晶體管215。多個p型MOS晶體管模塊210共同形成p型驅動器102 (圖I)。驅動器電路布局200進ー步包括n型MOS晶體管模塊220，該n型MOS晶體管模塊220包括n型MOS晶體管225。多個n型MOS晶體管模塊220的模塊共同形成n型驅動器104 (圖I)。每個p型MOS晶體管模塊210都包括柵極230和共享源極區域240，多個柵極230共同形成柵極106 (圖I)，多個共享源極區域240共同形成源極108 (圖I)，該共享源極區域連接到正電カ線110(圖I)，該柵極連接到第一輸入線118 (圖I)。
每個η型MOS晶體管模 塊220都包括柵極250和共享源極區域260，該柵極250共同形成柵極118(圖I)，且該共享源極區域260共同形成源極122 (圖I)，該源極區域連接到接地電力線124 (圖I)，該柵極連接到第二輸入線120 (圖I)。η型MOS晶體管225的共享漏極區域265和ρ型MOS晶體管215的共享漏極區域 262連接到漏極線270的部分，該漏極線270的部分形成在共享漏極區域262、265上方。連接到共享漏極區域262、265的漏極線270的部分從漏極線270的主體部分延伸出來。漏極線270連接到接合焊盤線280。每條漏極線270的一側都具有P型MOS晶體管模塊210，另一側都具有η型MOS晶體管模塊220，每個ρ型MOS晶體管215都與漏極線270另一側上直接相對的一個η型MOS晶體管225配對。在運行中，當ρ型MOS晶體管模塊210導通時，沿著漏極線270流動的電流ID是正的，從而將接合焊盤線280充電到正電力線110上的正電源電壓。當η型MOS晶體管220 導通時，沿著漏極線270流動的電流ID是負的，從而將接合焊盤線280放電到接地電力線 124上的地電壓。在漏極線270上的任意點上，時間平均電流大約為零，這是因為如果P型 MOS晶體管模塊210導通，則電流ID在一個方向上流動，而如果η型MOS晶體管模塊220導通，則電流ID在相反方向上流動。 為了進一步將電遷移最小化，在至少一個實施例中，ρ型MOS晶體管215和η型MOS 晶體管225具有相似的導通電阻(導通電阻是當MOS晶體管導通時的電阻)，這是因為兩個方向上的驅動電流的波形隨著時間的推移基本相同。因此，原子/離子沿著導線在每個方向上的遷移基本相同。圖3是沿著圖2中的線Α-Α’的橫截面。在圖3中，示出了未在圖2中示出的金屬層M2-金屬層Μ4。驅動器電路布局200形成于基板305上。基板305是適合于制造半導體器件的任意基板，例如硅，以及，在一些實施例中，包括諸如鍺和碳的其他元素半導體材料的硅。在一些實施例中，基板305還包括化合物半導體，比如碳化硅、砷化鎵、砷化銦和磷化銦。在一些實施例中，基板305包括合金半導體，比如硅鍺、硅鍺碳化物、磷砷化鎵、和磷化銦鎵。在一些實施例中，基板305包含P+型硅。在一些實施例中，基板305進一步包括各種P型摻雜區域和/或η型摻雜區域。在一些實施例中，基板305包括隔離器件(未示出)，從而將形成在基板305中的不同器件間隔開。η型晶體管和ρ型晶體管的源極260、240、以及漏極265和漏極262 (在圖3中未示出)由基板305的ρ型摻雜和η型摻雜形成。η型晶體管和ρ型晶體管的柵極250、230 (在圖3中未示出)形成在基板305上方。金屬層Μ1-Μ4和層間介電層340 —同限定了多層結構，在該多層結構中形成了漏極線270、通孔和/或插頭(plug) 310、正電源線320、和接地電源線330。金屬層M1-M4形成在基板305和柵極230、250上方。通孔和/或插頭310形成為穿過層間介電層340，從而將金屬層M1-M4以及源極240、260、漏極262、265和柵極230、 250中的金屬相連接。對應于正電力線110的漏極線270、通孔和/或插頭310、正電源線320以及對應于接地電力線124的接地電源線330由諸如鋁、銅、鎢、鈦、氮化鈦、鉭、氮化鉭、金屬硅化物或者上述的組合的金屬形成。上述元件通過諸如物理氣相沉積(或者濺射)、化學氣相沉積 (CVD)、或者上述的組合的工藝形成。其他可以利用用于其他制造技術來形成漏極線270、通孔和/或插頭310、正電源線320，的制造技術包括光刻加工和蝕刻熱退火，以形成金屬硅化物。在一些實施例中，使用了銅多層互連，該銅多層互連包括銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶硅、金屬硅化物或者上述的組合。在一些實施例中，使用了銅多層互連，該銅多層互連通過諸如包括CVD、濺射、電鍍、或者其他適當エ藝的技術形成。而且，在一些實施例中，多層互連中所使用的金屬硅化物包括鎳硅化鎳物、鈷硅化鈷物、鎢硅化鎢物、鉭硅化鉭物、鈦硅化鈦物、鉬硅化鉬物、鉺硅化鉺物、鈀硅化鈀物、或者上述的組合。層間介電材料340包括，例如，ニ氧化硅、氮化硅、氮氧化硅、聚酰亞胺、旋涂玻璃(SOG)、氟摻雜硅酸鹽玻璃(FSG)、碳摻雜氧化硅、BLACK DIAMOND (可向AppliedMaterials of Santa C lara, California 購買)、Xerogel (干凝膠)、Aerogel (氣凝膠)、非晶氟化碳、Parylene (聚對ニ甲苯)、BCB (雙苯環丁烯)、SILK (可向Dow Chemical ofMidland, Michigan購買)、聚酰亞胺、和/或其他適當材料。在一些實施例中，層間介電層340通過諸如旋轉涂布(spin-on)、CVD、派射、或者其他適當エ藝技術形成。在一些實施例中，通過包括諸如雙鑲嵌加工或者單鑲嵌加工的鑲嵌エ藝的組合エ藝形成金屬層M1-M4。金屬層M2-M4通過插頭或者通孔310連接到源極240、260。通過增加正電源線320和接地電源線330的橫截面面積，使得正電源線320和接地電源線330中的電流密度能夠保持在電遷移限度以下。在一些實施例中，利用所有金屬層來形成正電源線320和接地電源線330。在其他實施例中，利用能夠應用到本發明的實施例的金屬層的組合來形成正電源線320和接地電源線330。圖4是漏極線270(圖2)的近似電流與時間的關系的曲線圖400，其中，該漏極線270連接到接合焊盤線280。X軸410代表了時間推移，且y軸420代表了漏極線270中的電流。波形430代表了當接線焊盤280的電壓從地電位轉換到正電源電壓時，以及當接線焊盤的電壓從正電源電壓再次轉換回地電位時，流過漏極線270的電流。如圖3，為了對接線焊盤280充電，一旦接線焊盤280和隨后的(subsequent)導線被充電，電流急劇上升到峰值Itl,然后急劇下降回零。為了對接線焊盤280放電，一旦接線焊盤280和隨后的導線被放電，電流急劇下降到負峰值-Itl,然后急劇上升回零。如果充電峰值的寬度為tD，則每次充電和放電之間的時間為T，電流波形在形狀上近似為三角形，時間平均電流Iavg大約為0，這是因為，在時間段T中，電流在兩個方向上流動，如等式(I)所示。
剛んニ0… ⑴因為圖2的漏極線270中的平均電流接近于零，所以漏極線270所需要的橫截面面積大大小于如果電流只在ー個方向上流過漏極線270所需要的橫截面積。漏極線270為了承受由于電流流動所產生的歐姆加熱而擴散在導線中的能量，就要有足夠大的橫截面面積。在導線中擴散的歐姆能量與均方根(RMS)電流成比例。對于波形430，在等式⑵中給出的RMS電流是2/ハ/fD沐。針對雙向電流產生的歐姆加熱的設計規則允許RMS電流密度比由于電遷移而在125°C的芯片溫度下所允許的最大單向電流的RMS電流密度的10倍還要大。
權利要求
1.一種用于半導體芯片的驅動器，包括 漏極線，具有第一端和第二端； 至少兩個η型晶體管，每個所述η型晶體管都包括 源極，連接到第一電源線； 柵極，連接到第一輸入線，以及 漏極，直接連接到所述漏極線；以及 至少兩個P型晶體管，每個所述P型晶體管都包括 源極，連接到第二電源線； 柵極，連接到第二輸入線，以及 漏極，直接連接到所述漏極線； 在所述漏極線的所述第一端和所述第二端之間的整個距離上，直接連接到所述漏極線的所述η型晶體管的數量與直接連接到所述漏極線的P型晶體管的數量的差小于2。
2.根據權利要求I所述的用于半導體芯片的驅動器，在所述漏極線的所述第一端和所述第二段之間的整個距離上，連接到所述漏極線的所述η型晶體管的數量與連接到所述漏極線的P型晶體管的數量的差小于I。
3.根據權利要求I所述的用于半導體芯片的驅動器，所述至少兩個η型晶體管排列在所述漏極線的一側，所述至少兩個P型晶體管排列在所述漏極線的另一側。
4.根據權利要求I所述的用于半導體芯片的驅動器，所述至少兩個η型晶體管中的每一個都排列在所述漏極線的一側，所述至少兩個P型晶體管中對應的一個排列在所述漏極線的另一側。
5.根據權利要求4所述的用于半導體芯片的驅動器， 位于所述漏極線一側的所述至少兩個η型晶體管中的一個與另一個η型晶體管隔開，所述另一個η型晶體管與所述至少兩個P型晶體管中的一個處于所述漏極線的同側。
6.根據權利要求I所述的用于半導體芯片的驅動器，所述至少兩個P型晶體管中每一個的導通電阻與所述至少兩個η型晶體管中每一個的導通電阻基本相同。
7.根據權利要求I所述的用于半導體芯片的驅動器，所述至少兩個η型晶體管的源極通過一個以上的金屬層連接到所述第一電源線。
8.根據權利要求I所述的用于半導體芯片的驅動器，所述至少兩個P型晶體管的源極通過一個以上的金屬層連接到所述第二電源線。
9.一種用于半導體芯片的驅動器，包括 漏極線； 第一行的至少兩個晶體管，位于所述漏極線的一側，所述第一行的晶體管的漏極直接連接到所述漏極線，并且沿著所述漏極線位于均勻地彼此隔開的位置上，所述第一行中的晶體管包括η型晶體管或P型晶體管中的至少一種；以及 第二行的至少兩個晶體管，位于所述漏極線的另一側，并且沿著所述漏極線位于均勻地彼此隔開的位置上，所述第二行的晶體管的所述漏極直接連接到所述漏極線，所述第二行中的晶體管包括η型晶體管或P型晶體管中的至少一種； 所述第一行和所述第二行中的每個η型晶體管與所述第一行或者所述第二行中的一個P型晶體管配成對，均勻地彼此隔開設置的不多于兩個P型晶體管與一個η型晶體管拆開。
10.一種布局半導體芯片的驅動器的方法,包括 將第一信號連接到至少兩個η型晶體管的柵極； 將所述至少兩個η型晶體管的漏極直接連接到漏極線； 將第二信號連接到至少兩個P型晶體管的柵極； 將所述至少兩個P型晶體管的漏極直接連接到所述漏極線； 將所述至少兩個η型晶體管和所述至少兩個P型晶體管連接到沿著所述漏極線的位置上，從而使得在沿著所述漏極線的任意點上的時間平均電流基本為零。
全文摘要
一種用于半導體芯片的驅動器，該驅動器包括具有第一端和第二端的漏極線、帶有源極、柵極和漏極的n型晶體管和p型晶體管。p型晶體管的源極連接到正電源線，n型晶體管的源極連接到接地電源線。p型晶體管的柵極和n型晶體管的柵極分別連接到第一輸入信號和第二輸入信號。p型晶體管和n型晶體管的漏極連接到漏極線。p型晶體管和n型晶體管排列為使得極線的第一端和第二端之間的整個距離上，連接到漏極線的n型晶體管的數量與連接到漏極線的p型晶體管的數量的差小于2。
文檔編號H03K19/094GK102624377SQ20121000819
公開日2012年8月1日 申請日期2012年1月10日 優先權日2011年1月10日
發明者姜仁正, 彭永州 申請人:臺灣積體電路制造股份有限公司