本發明屬于電子技術領域，尤其涉及一種柵極驅動電路。

背景技術：

傳統的柵極驅動電路一般采用如圖1所示的變頻器架構，由上方的PMOS管MP1′和下方的NMOS管MN1′構成。在該電路中，MP1′和MN1′均必須耐壓VPP-VNN的電壓差范圍。也就是說，如果電源VPP與地VNN之間的電壓差是10V，則選用的器件MP1′和MN1′也必須選擇耐壓10V的器件。然而，眾所周知耐壓越高的器件，面積越大，成本越高，在價格競爭越發激烈，制程的選擇越來越少的環境下，利用低壓器件來完成相對高壓制程的電路設計，是目前集成電路設計的一個趨勢。

技術實現要素：

針對上述現有技術的不足，本發明提供一種改進的柵極驅動電路，其能夠利用低壓器件來完成相對高壓制程的柵極驅動。

為了實現上述目的，本發明采用如下技術方案：

一種柵極驅動電路，包括：

一反相器，其輸入端連接一信號輸入端；

一第一PMOS管，其柵極連接所述反相器的輸入端，源極和基極連接一正電壓端；

一第二PMOS管，其柵極連接所述反相器的輸出端，源極和基極連接所述正電壓端；

一第三PMOS管，其柵極連接所述反相器的輸入端，源極和基極連接所述正電壓端；

一電壓峰值控制模塊，其第一電流輸入端連接所述第一PMOS管的漏極，第二電流輸入端連接所述第二PMOS管的漏極，第三電流輸入端連接所述第三PMOS管的漏極，第一電壓輸入端連接一第一調控電壓端，第二電壓輸入端連接一第二調控電壓端；

一第一電流鏡，其電流輸入端連接所述電壓峰值控制模塊的第一輸出端，電流輸出端連接所述電壓峰值控制模塊的第三輸出端，電壓輸入端連接一負電壓端；

一第二電流鏡，其電流輸入端連接所述電壓峰值控制模塊的第二輸出端，電流輸出端連接所述電壓峰值控制模塊的第三輸出端，電壓輸入端連接所述負電壓端；以及

一第九NMOS管，其柵極連接所述電壓峰值控制模塊的第三輸出端，源極和背柵連接所述負電壓端，漏極連接所述電壓峰值控制模塊的第四輸出端以及一信號輸出端。

進一步地，該電路還包括：一電容，其連接在所述反相器的輸入端與所述第一PMOS管的柵極之間；以及一電阻，其連接在所述第一PMOS管的柵極與所述正電壓端之間。

進一步地，所述電壓峰值控制模塊包括：

一小電流產生模塊，其第一輸出端連接所述電壓峰值控制模塊的第一電流輸入端，第三輸出端連接所述電壓峰值控制模塊的第二電流輸入端，第四輸出端連接所述電壓峰值控制模塊的第三電流輸入端；

一第四PMOS管，其柵極連接所述電壓峰值控制模塊的第一電壓輸入端，源極和基極連接所述電壓峰值控制模塊的第一電流輸入端；

一第五PMOS管，其柵極連接所述電壓峰值控制模塊的第一電壓輸入端，源極和基極連接所述小電流產生模塊的第二輸出端；

一第六PMOS管，其柵極連接所述電壓峰值控制模塊的第一電壓輸入端，源極和基極連接所述電壓峰值控制模塊的第二電流輸入端；

一第六PMOS管，其柵極連接所述電壓峰值控制模塊的第一電壓輸入端，源極和基極連接所述電壓峰值控制模塊的第三電流輸入端；

一第七PMOS管，其柵極連接所述電壓峰值控制模塊的第一電壓輸入端，源極和基極連接所述電壓峰值控制模塊的第四電流輸入端；

一第一NMOS管，其柵極連接所述電壓峰值控制模塊的第二電壓輸入端，源極和基極連接所述電壓峰值控制模塊的第一輸出端，漏極連接所述第四PMOS管的漏極；

一第二NMOS管，其柵極連接所述電壓峰值控制模塊的第二電壓輸入端，源極和基極連接所述電壓峰值控制模塊的第二輸出端，漏極連接所述第五PMOS管的漏極；

一第三NMOS管，其柵極連接所述電壓峰值控制模塊的第二電壓輸入端，源極和基極連接所述電壓峰值控制模塊的第三輸出端，漏極連接所述第六PMOS管的漏極；以及

一第四NMOS管，其柵極連接所述電壓峰值控制模塊的第二電壓輸入端，源極和基極連接所述電壓峰值控制模塊的第四輸出端，漏極連接所述第七PMOS管的漏極。

進一步地，所述小電流產生模塊包括：

一第十PMOS管，其源極和基極連接所述正電壓端，漏極連接一電流端；

第十一PMOS管，其源極和基極連接所述正電壓端，漏極連接所述小電流產生模塊的第一輸出端，柵極連接所述第十PMOS管的柵極；

第十二PMOS管，其源極和基極連接所述正電壓端，漏極連接所述小電流產生模塊的第二輸出端，柵極連接所述第十PMOS管的柵極；

第十三PMOS管，其源極和基極連接所述正電壓端，漏極連接所述小電流產生模塊的第三輸出端，柵極連接所述第十PMOS管的柵極；以及

第十四PMOS管，其源極和基極連接所述正電壓端，漏極連接所述小電流產生模塊的第四輸出端，柵極連接所述第十PMOS管的柵極。

進一步地，所述第一電流鏡包括：

一第五NMOS管，其漏極和柵極連接所述第一電流鏡的電流輸入端，源極和基極連接所述第一電流鏡的電壓輸入端；以及

一第六NMOS管，其漏極連接所述第一電流鏡的電流輸出端，柵極連接所述第一電流鏡的電流輸入端，源極和基極連接所述第一電流鏡的電壓輸入端。

進一步地，所述第二電流鏡包括：

一第七NMOS管，其漏極和柵極連接所述第二電流鏡的電流輸入端，源極和基極連接所述第二電流鏡的電壓輸入端；以及

一第八NMOS管，其漏極連接所述第二電流鏡的電流輸出端，柵極連接所述第二電流鏡的電流輸入端，源極和基極連接所述第二電流鏡的電壓輸入端。

本發明具有如下有益效果：通過電壓峰值控制模塊可以控制電路中所有MOS管的漏源電壓的最大值均不會超過崩潰電壓，因此，即使正電壓端與負電壓端之間的壓差較大，本發明的電路中MOS管均可以采用耐低壓器件實現，也就是說，本發明能夠利用低壓器件來完成相對高壓制程的電路設計，減小了面積，節省了成本，同時，較小的器件，寄生電容阻也較小，容易驅動，速度較快。

附圖說明

圖1為現有技術的柵極驅動電路的電路原理圖；

圖2為本發明的柵極驅動電路的電路原理圖；

圖3為本發明中小電流產生模塊的電路原理圖。

具體實施方式

為使進一步深入了解本發明的技術手段與特征，謹配合附圖再予舉例進一步具體說明于后：

本發明的柵極驅動電路如圖1所示，包括反相器IVN、電容C1、電阻R1、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、電壓峰值控制模塊1、第一電流鏡2、第二電流鏡3和第九NMOS管MN9。其中，反相器INV的輸入端連接一信號輸入端，接收入一輸入信號IN；電容C1連接在反相器INV的輸入端與第一PMOS管PM1的柵極之間；電阻R1連接在第一PMOS管MP1的柵極與正電壓端VPP之間；第一PMOS管MP1的源極和基極連接正電壓端VPP；第二PMOS管MP2的柵極連接反相器INV的輸出端，源極和基極連接正電壓端VPP；第三PMOS管MP3的柵極連接反相器INV的輸入端，源極和基極連接正電壓端VPP；電壓峰值控制模塊1的第一電流輸入端連接第一PMOS管MP1的漏極，第二電流輸入端連接第二PMOS管MP2的漏極，第三電流輸入端連接第三PMOS管MP3的漏極，第一電壓輸入端連接一第一調控電壓端，以接收一調控電壓VA，第二電壓輸入端連接一第二調控電壓端，以接收一調控電壓VB；第一電流鏡2的電流輸入端連接電壓峰值控制模塊1的第一輸出端，電流輸出端連接電壓峰值控制模塊1的第三輸出端，電壓輸入端連接一負電壓端VNN；第二電流鏡2的電流輸入端連接電壓峰值控制模塊1的第二輸出端，電流輸出端連接電壓峰值控制模塊1的第三輸出端，電壓輸入端連接負電壓端VNN；第九NMOS管MN9的柵極連接電壓峰值控制模塊1的第三輸出端，源極和背柵連接負電壓端VNN，漏極連接電壓峰值控制模塊1的第四輸出端以及一信號輸出端，以輸出一信號OUT。

在本實施例中，R1、C1和MP1組成瞬間電流產生模塊，其功能是加速電信號的傳遞，節省工作切換時所消耗的電流。具體來說，當IN信號從高到低時，電容C1的負端會被瞬間拉低，于是MP1處于全開狀態，即可供應電流，MP1的柵極端因為通過拉高電阻R接至VPP，所以MP1的柵極端最后會被拉至VPP，從而使得MP1關閉，其中MP1的柵極端被拉到VPP的時間可通過R、C的值進行調節。換句話說，當IN信號從高到低時，MP1會被瞬間打開，但經過短暫的時間又會關閉，所以MP1只會產生瞬間的電流，之后取而代之的是通過后面的小電流產生模塊供電。

上述電壓峰值控制模塊的功能是通過調節VA、VB的電壓，使整個驅動電路中的MOS管耐壓均不超過電壓崩潰點，在圖2所示的實施例中，其包括小電流產生模塊、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3以及第四NMOS管MN4。其中，小電流產生模塊的第一輸出端連接電壓峰值控制模塊1的第一電流輸入端，第三輸出端連接電壓峰值控制模塊1的第二電流輸入端，第四輸出端連接電壓峰值控制模塊1的第三電流輸入端。第四PMOS管MP4的柵極連接電壓峰值控制模塊1的第一電壓輸入端，源極和基極連接電壓峰值控制模塊1的第一電流輸入端；第五PMOS管MP5的柵極連接電壓峰值控制模塊1的第一電壓輸入端，源極和基極連接小電流產生模塊的第二輸出端；第六PMOS管MP6的柵極連接電壓峰值控制模塊1的第一電壓輸入端，源極和基極連接電壓峰值控制模塊1的第二電流輸入端；第七PMOS管MP7的柵極連接電壓峰值控制模塊1的第一電壓輸入端，源極和基極連接電壓峰值控制模塊1的第四電流輸入端；第一NMOS管MN1的柵極連接電壓峰值控制模塊1的第二電壓輸入端，源極和基極連接電壓峰值控制模塊1的第一輸出端，漏極連接第四PMOS管MP4的漏極；第二NMOS管MN2的柵極連接電壓峰值控制模塊1的第二電壓輸入端，源極和基極連接電壓峰值控制模塊1的第二輸出端，漏極連接第五PMOS管MP5的漏極；第三NMOS管MN3的柵極連接電壓峰值控制模塊1的第二電壓輸入端，源極和基極連接電壓峰值控制模塊1的第三輸出端，漏極連接第六PMOS管MP6的漏極；第四NMOS管MP4的柵極連接電壓峰值控制模塊1的第二電壓輸入端，源極和基極連接電壓峰值控制模塊1的第四輸出端，漏極連接第七PMOS管MP7的漏極。

其中，電壓峰值控制模塊1的工作原理如下：通過VA可以分別使MP4、MP5、MP6和MP7的源/基極電壓最低固定在VA+VTH(VTH指對應MOS管的開啟電壓)，從而避免MP1、MP2、MP3的Vds達到太大的壓差以至于超過其崩潰電壓。通過VB可以分別使MN1、MN2、MN3和MN4的源/基極電壓最高固定在VB-VTH(VTH指對應MOS管的開啟電壓)，從而避免MN5、MN6、MN7、MN8、MN9的Vds達到太大的壓差以至于超過其崩潰電壓，而且，OUT最高電位即為VB-VTH，通過控制該電壓的最大值，可便于選擇OUT所驅動的MOS管的規格。其中，VA、VB的值根據下面的四個條件設定，以確保全體MOS管均不會超過崩潰電壓：

(1)MP1的Vds最大為VPP-(VA+VTH)；

(2)MP4的Vds最大為VPP-(VB-VTH_MN1+Vds_MN1)或(VA+VTH)-Vds_MN1-VTH_MN5-VNN；

(3)MN1的Vds最大為VPP-Vds_MP4-(VB-VTH_MN1)或VA+VTH_MP4-Vds_MP4-VTH_MN5-VNN；

(4)MN5的Vds最大為VB-VTH_MN1-VNN。

上述小電流產生模塊如圖3所示，包括：第十、十一、十二、十三和十四PMOS管MP10、MP11、MP12、MP13、MP14。其中，第十PMOS管MP10的源極和基極連接正電壓端VPP，漏極連接一電流端，以接收一電流輸入信號Iin；第十一PMOS管MP11的源極和基極連接正電壓端VPP，漏極連接小電流產生模塊的第一輸出端，柵極連接第十PMOS管MP10的柵極；第十二PMOS管MP12的源極和基極連接正電壓端VPP，漏極連接小電流產生模塊的第二輸出端，柵極連接第十PMOS管MP10的柵極；第十三PMOS管MP13的源極和基極連接正電壓端VPP，漏極連接小電流產生模塊的第三輸出端，柵極連接第十PMOS管MP10的柵極；第十四PMOS管MP14的源極和基極連接正電壓端VPP，漏極連接小電流產生模塊的第四輸出端，柵極連接第十PMOS管MP10的柵極。本實施例中的小電流產生模塊實質是一個提供固定小電流的電流鏡電路，其功能是用最少的電流使整個驅動電路能夠正常工作。當驅動電路一直在工作時，其每個MOS管的端點電壓都控制在預期的固定范圍，這樣可以掌握整個驅動電路中是否有MOS管超過崩潰電壓使用，并且使整個驅動電路在小電流下維持操作，等IN信號轉換時，驅動電路可以立即反應，而無需先關閉，再重新啟動。

再次參閱圖2，前述第一電流鏡2由第五和第六NMOS管MN5、MN6構成，其中，第五NMOS管MN5的漏極和柵極連接第一電流鏡2的電流輸入端，源極和基極連接第一電流鏡2的電壓輸入端；第六NMOS管MN6的漏極連接第一電流鏡2的電流輸出端，柵極連接第一電流鏡2的電流輸入端，源極和基極連接第一電流鏡2的電壓輸入端。第二電流鏡3由第七和第八NMOS管MN7、MN8構成，其中，第七NMOS管MN7的漏極和柵極連接第二電流鏡3的電流輸入端，源極和基極連接第二電流鏡3的電壓輸入端；第八NMOS管MN8的漏極連接第二電流鏡3的電流輸出端，柵極連接第二電流鏡3的電流輸入端，源極和基極連接第二電流鏡的電壓輸入端。

本發明的工作原理如下：當IN信號為高時，MP1關閉，MP3關閉，MP2打開且其電流遠大于MN8的電流，此時MN9的柵極電壓為高，則OUT信號為低；當IN信號為低時，MP2關閉，MN8可以將MN9的柵極電壓拉低，導致MN9關閉，則此時由于MP3打開，所以OUT信號為高，從而實現對后續電路的驅動。其中，本發明通過電壓峰值控制模塊可以控制電路中所有MOS管的漏源電壓的最大值不會超過崩潰電壓，因此，即使正電壓端VPP與負電壓端VNN之間的壓差較大，本電路中所有MOS管均可以采用耐低壓器件實現。

以上所述的，僅為本發明的較佳實施例，并非用以限定本發明的范圍，本發明的上述實施例還可以做出各種變化。即凡是依據本發明申請的權利要求書及說明書內容所作的簡單、等效變化與修飾，皆落入本發明專利的權利要求保護范圍。本發明未詳盡描述的均為常規技術內容。