本發明涉及顯示技術領域，具體地，涉及移位寄存器及其驅動方法、柵極驅動裝置、陣列基板以及顯示裝置。

背景技術：

目前，在液晶顯示裝置中，柵極驅動裝置通常集成在薄膜晶體管陣列基板上以形成GOA(Gate driver on Array)電路，以向液晶顯示裝置的像素陣列的柵線提供驅動信號。通常，GOA電路可包括多個級聯的移位寄存器。每一級移位寄存器的輸出信號成為所連接的柵線的驅動信號。

GOA電路的驅動信號通常包括時鐘信號CLK、工作電壓信號Vdd、公共連接端電壓信號Vss和啟動信號STV，相應的信號線從邏輯電路板PCB通過柔性電路連接到GOA電路的每一個移位寄存器上。通常，GOA電路的輸入信號線被設置在液晶顯示面板的邊緣位置。另外，GOA電路可以使用單工作電壓或者雙工作電壓。

技術實現要素：

本發明的實施例提供了一種移位寄存器及其驅動方法、柵極驅動裝置、陣列基板以及顯示裝置，其能夠利用電壓信號傳輸啟動信號，從而無需專門的啟動信號線。

根據本發明的第一個方面，提供了一種移位寄存器。該移位寄存器包括輸入模塊、復位模塊、輸出模塊、第一下拉控制模塊和第二下拉控制模塊。輸入模塊與第一電壓信號端、第二電壓信號端和第一節點連接，并被配置為根據來自第一電壓信號端的第一電壓信號和來自第二電壓信號端的第二電壓信號，控制第一節點的電壓。復位模塊與復位信號端、第三電壓信號端、第一節點和輸出端連接，并被配置為根據來自復位信號端的復位信號，對第一節點和輸出端進行復位。輸出模塊與第一節點、時鐘信號端和輸出端連接，并被配置為在第一節點的電壓的控制下，將來自時鐘信號端的時鐘信號提供給輸出端。第一下拉控制模塊與第一電壓信號端、第一節點、第三電壓信號端和輸出端連接，并被配置為響應于第一節點的電壓是非有效電壓，根據第一電壓信號，將來自第三電壓信號端的第三電壓信號提供給輸出端。第二下拉控制模塊與第二電壓信號端、第一節點、第三電壓信號端和輸出端連接，并被配置為響應于第一節點的電壓是非有效電壓，根據第二電壓信號，將第三電壓信號提供給輸出端。

在本發明的實施例中，輸入模塊可包括第一晶體管。第一晶體管的控制極與第一電壓信號端連接，第一極與第二電壓信號端連接，第二極與第一節點連接。

在本發明的實施例中，輸入模塊可包括第二晶體管。第二晶體管的控制極與第二電壓信號端連接，第一極與第一電壓信號端連接，第二極與第一節點連接。

在本發明的實施例中，輸入模塊可包括第一晶體管和第二晶體管。第一晶體管的控制極與第一電壓信號端連接，第一極與第二電壓信號端連接，第二極與第一節點連接。第二晶體管的控制極與第二電壓信號端連接，第一極與第一電壓信號端連接，第二極與第一節點連接。

在本發明的實施例中，復位模塊可包括第三晶體管。第三晶體管的控制極與復位信號端連接，第一極與第三電壓信號端連接，第二極與第一節點連接。

在本發明的實施例中，復位模塊還可包括第四晶體管。第四晶體管的控制極與復位信號端連接，第一極與第三電壓信號端連接，第二極與輸出端連接。

在本發明的實施例中，復位模塊還可包括第五晶體管和第六晶體管。第五晶體管的控制極與復位信號端連接，第一極與第一電壓信號端連接，第二極與第一下拉控制模塊連接。第六晶體管的控制極與復位信號端連接，第一極與第二電壓信號端連接，第二極與第二下拉控制模塊連接。

在本發明的實施例中，輸出模塊可包括第七晶體管。第七晶體管的控制極與第一節點連接，第一極與時鐘信號端連接，第二極與輸出端連接。

在本發明的實施例中，輸出模塊還可包括電容器。該電容器連接在第七晶體管的控制極與第二極之間。

在本發明的實施例中，第一下拉控制模塊可包括第八晶體管、第九晶體管、第十晶體管、第十一晶體管、第十二晶體管和第十三晶體管。第八晶體管的控制極和第一極與第一電壓信號端連接，第二極與第九晶體管的控制極連接。第九晶體管的第一極與第一電壓信號端連接，第二極與第二節點連接。第十晶體管的控制極與第一節點連接，第一極與第三電壓信號端連接，第二極與第二節點連接。第十一晶體管的控制極與第一節點連接，第一極與第三電壓信號端連接，第二極與第九晶體管的控制極連接。第十二晶體管的控制極與第二節點連接，第一極與第三電壓信號端連接，第二極與第一節點連接。第十三晶體管的控制極與第二節點連接，第一極與第三電壓信號端連接，第二極與輸出端連接。

在本發明的實施例中，第二下拉控制模塊可包括第十四晶體管、第十五晶體管、第十六晶體管、第十七晶體管、第十八晶體管和第十九晶體管。第十四晶體管的控制極和第一極與第二電壓信號端連接，第二極與第十五晶體管的控制極連接。第十五晶體管的第一極與第二電壓信號端連接，第二極與第三節點連接。第十六晶體管的控制極與第一節點連接，第一極與第三電壓信號端連接，第二極與第三節點連接。第十七晶體管的控制極與第一節點連接，第一極與第三電壓信號端連接，第二極與第十五晶體管的控制極連接。第十八晶體管的控制極與第三節點連接，第一極與第三電壓信號端連接，第二極與第一節點連接。第十九晶體管的控制極與第二節點連接，第一極與第三電壓信號端連接，第二極與輸出端連接。

在本發明的實施例中，晶體管可以是N型晶體管或P型晶體管。

根據本發明的第二個方面，提供了一種驅動如上所述的移位寄存器的驅動方法。在該驅動方法中，向第一電壓信號端和第二電壓信號端之一提供有效電壓信號。在第一時間段，向第一電壓信號端和第二電壓信號端的另一個提供有效的啟動信號，向時鐘信號端提供高電平的時鐘信號，使得第一節點的電壓到達有效電壓，啟用輸出模塊，輸出端輸出高電平的時鐘信號。在第二時間段，向復位信號端提供有效復位信號，使得第一節點的電壓變成非有效電壓，禁用輸出模塊，輸出端輸出低電平信號。在隨后的時間段，控制第一節點的電壓維持在非有效電壓，禁用輸出模塊，輸出端輸出低電平信號。

在本發明的實施例中，向第一電壓信號端提供有效電壓信號，向第二電壓信號端提供啟動信號。

在本發明的實施例中，向第二電壓信號端提供有效電壓信號，向第一電壓信號端提供啟動信號。

根據本發明的第三個方面，提供了一種柵極驅動裝置。該柵極驅動裝置包括多個級聯的移位寄存器，其中，第一級移位寄存器是如上所述的移位寄存器。在該柵極驅動裝置中，各級移位寄存器的輸出端與下一級移位寄存器的輸入端連接，各級移位寄存器的復位信號端與下一級移位寄存器的輸出端連接。除了第一級移位寄存器以外的其它級移位寄存器的輸出端與柵線連接。

根據本發明的第四個方面，提供了一種陣列基板，其包括如上所述的柵極驅動裝置。

根據本發明的第五個方面，提供了一種顯示裝置，其包括如上所述的陣列基板。

根據本發明的實施例的移位寄存器能夠利用兩個工作電壓信號傳輸啟動信號，無需專門的啟動信號線，從而節省了布線空間。

附圖說明

為了更清楚地說明本發明的實施例的技術方案，下面將對實施例的附圖進行簡要說明，應當知道，以下描述的附圖僅僅涉及本發明的一些實施例，而非對本發明的限制，其中：

圖1是根據本發明的實施例的移位寄存器的示意性框圖；

圖2是根據本發明的實施例的移位寄存器中的輸入模塊的第一示例的電路圖；

圖3是根據本發明的實施例的移位寄存器中的輸入模塊的第二示例的電路圖；

圖4是根據本發明的實施例的移位寄存器中的輸入模塊的第三示例的電路圖；

圖5是根據本發明的實施例的移位寄存器的示例性電路圖；

圖6是如圖5所示的移位寄存器的各信號的時序圖；

圖7是根據本發明的實施例的驅動移位寄存器的驅動方法的示意性流程圖；

圖8是根據本發明的實施例的柵極驅動裝置的示意性結構圖；

圖9是圖8所示的柵極驅動裝置中在非啟動行的移位寄存器的示例性電路圖；

圖10是如圖9所示的移位寄存器的各信號的時序圖。

具體實施方式

為了使本發明的實施例的目的、技術方案和優點更加清楚，下面將結合附圖，對本發明的實施例的技術方案進行清楚、完整的描述。顯然，所描述的實施例是本發明的一部分實施例，而不是全部的實施例。基于所描述的本發明的實施例，本領域技術人員在無需創造性勞動的前提下所獲得的所有其它實施例，也都屬于本發明保護的范圍。

圖1示出了根據本發明的實施例的移位寄存器100的示意性框圖。如圖1所示，移位寄存器100可包括輸入模塊101、復位模塊102、輸出模塊103、第一下拉控制模塊104和第二下拉控制模塊105。

輸入模塊101可與第一電壓信號端V1、第二電壓信號端V2和第一節點PU連接。輸入模塊101可根據來自第一電壓信號端V1的第一電壓信號Vdd1和來自第二電壓信號端V2的第二電壓信號Vdd2，控制第一節點PU的電壓。通過配置輸入模塊101，第一節點PU的電壓可與第一電壓信號Vdd1或第二電壓信號Vdd2的電壓相同。

復位模塊102可與復位信號端RESET、第三電壓信號端V3、第一節點PU和輸出端OUT連接。復位模塊102可根據來自復位信號端RESET的復位信號Reset，對第一節點PU和輸出端OUT進行復位。

輸出模塊103可與第一節點PU、時鐘信號端CLK和輸出端OUT連接。輸出模塊103可在第一節點PU的電壓的控制下，將來自時鐘信號端CLK的時鐘信號提供給輸出端OUT。

第一下拉控制模塊104可與第一電壓信號端V1、第一節點PU、第三電壓信號端V3和輸出端OUT連接。第一下拉控制模塊104可響應于第一節點PU的電壓是非有效電壓，根據第一電壓信號Vdd1，將來自第三電壓信號端V3的第三電壓信號Vss提供給輸出端OUT。

在本發明的實施例中，非有效電壓是指禁用輸出模塊103的電壓。在非有效電壓的情況下，輸出模塊103不工作，不能將時鐘信號提供給輸出端OUT。相應地，有效電壓是指啟用輸出模塊103的電壓。在有效電壓的情況下，輸出模塊103工作，以將時鐘信號提供給輸出端OUT。此時，時鐘信號是高電平信號。

第二下拉控制模塊105與第二電壓信號端V2、第一節點PU、第三電壓信號端V3和輸出端OUT連接。第二下拉控制模塊105可響應于第一節點PU的電壓是非有效電壓，根據第二電壓信號Vdd2，將第三電壓信號Vss提供給輸出端OUT。

在本發明的實施例中，第三電壓信號端V3可以是公共連接端或接地端，第三電壓信號Vss是低電平信號。

在本實施例的移位寄存器100中，第一節點PU的電壓受到第一電壓信號Vdd1和第二電壓信號Vdd2的控制。當第一節點PU的電壓是有效電壓時，輸出端OUT可輸出高電平的時鐘信號，作為移位寄存器100的輸出信號。當第一節點PU的電壓是非有效電壓時，第一下拉控制模塊104或第二下拉控制模塊105可將輸出端OUT的輸出信號下拉至低電平信號。

圖2示出了根據本發明的實施例的移位寄存器100中的輸入模塊101的第一示例的電路圖。如圖2所示，輸入模塊101可包括第一晶體管T1。第一晶體管T1的控制極與第一電壓信號端V1連接，第一極與第二電壓信號端V2連接，第二極與第一節點PU連接。

在本示例中，第一晶體管T1是N型晶體管。第一電壓信號Vdd1用作移位寄存器100的工作電壓，其是高電平信號。第二電壓信號Vdd2用作啟動信號。

由于第一電壓信號Vdd1是高電平信號，因此，第一晶體管T1始終導通，第一節點PU的電壓取決于第二電壓信號Vdd2。在第二電壓信號Vdd2是高電平的時間段，第一節點PU的電壓是高電平(作為有效電壓)。在第二電壓信號Vdd2是低電平的時間段，第一節點PU的電壓是低電平(作為非有效電壓)。

圖3示出了根據本發明的實施例的移位寄存器100中的輸入模塊101的第二示例的電路圖。如圖3所示，輸入模塊101可包括第二晶體管T2。第二晶體管T2的控制極與第二電壓信號端V2連接，第一極與第一電壓信號端V1連接，第二極與第一節點PU連接。

在本示例中，第二晶體管T2是N型晶體管。第二電壓信號Vdd2用作移位寄存器100的工作電壓，其是高電平信號。第一電壓信號Vdd1用作啟動信號。

由于第二電壓信號Vdd2是高電平信號，因此，第二晶體管T2始終導通，第一節點PU的電壓取決于第一電壓信號Vdd1。在第一電壓信號Vdd1是高電平的時間段，第一節點PU的電壓是高電平。在第一電壓信號Vdd1是低電平的時間段，第一節點PU的電壓是低電平。

圖4示出了根據本發明的實施例的移位寄存器100中的輸入模塊101的第三示例的電路圖。如圖4所示，輸入模塊101可包括第一晶體管T1和第二晶體管T2。第一晶體管T1的控制極與第一電壓信號端V1連接，第一極與第二電壓信號端V2連接，第二極與第一節點PU連接。第二晶體管T2的控制極與第二電壓信號端V2連接，第一極與第一電壓信號端V1連接，第二極與第一節點PU連接。

在本示例中，第一晶體管T1和第二晶體管T2都是N型晶體管。第一電壓信號Vdd1和第二電壓信號Vdd2中的一個可用作移位寄存器100的工作電壓，其是高電平信號。第一電壓信號Vdd1和第二電壓信號Vdd2中的另一個可用作啟動信號。

如果第一電壓信號Vdd1是高電平信號，第二電壓信號Vdd2是啟動信號，則輸入模塊101的工作過程如下：

在第一時間段，第一電壓信號Vdd1和第二電壓信號Vdd2都是高電平，則第一晶體管T1和第二晶體管T2都導通，第一節點PU的電壓上升到高電平；

在第二時間段，第一電壓信號Vdd1是高電平，第二電壓信號Vdd2變成低電平，則第一晶體管T1仍然導通，第二晶體管T2截止，第一節點PU的電壓變為低電平；

然后，在隨后的時間段，第一電壓信號Vdd1是高電平，第二電壓信號Vdd2是低電平，則第一晶體管T1仍然導通，第二晶體管T2仍然截止，第一節點PU的電壓保持低電平。

如果第二電壓信號Vdd2是高電平信號，第一電壓信號Vdd1是啟動信號，則輸入模塊101的工作過程如下：

在第一時間段，第二電壓信號Vdd2和第一電壓信號Vdd1都是高電平，則第一晶體管T1和第二晶體管T2都導通，第一節點PU的電壓上升到高電平；

在第二時間段，第二電壓信號Vdd2是高電平，第一電壓信號Vdd1變成低電平，則第二晶體管T2仍然導通，第一晶體管T1截止，第一節點PU的電壓變為低電平；

在隨后的時間段，第二電壓信號Vdd2是高電平，第一電壓信號Vdd1是低電平，則第二晶體管T2仍然導通，第一晶體管T1仍然截止，第一節點PU的電壓保持低電平。

雖然以上以N型晶體管為例進行了詳細的描述，但對于本領域的技術人員來說，也可以采用P型晶體管，此時，需要調整第一電壓信號端V1、第二電壓信號端V2和第三電壓信號端V3的電壓信號的電平。

圖5示出了根據本發明的實施例的移位寄存器100的示例性電路圖。在圖5中，輸入模塊101可包括第一晶體管T1和第二晶體管T2，如圖4所示。本領域的技術人員應該知道，也可以采用如圖2或圖3所示的輸入模塊101。

復位模塊102可包括第三晶體管T3、第四晶體管T4、第五晶體管T5和第六晶體管T6。第三晶體管T3的控制極與復位信號端RESET連接，第一極與第三電壓信號端V3連接，第二極與第一節點PU連接。第四晶體管T4的控制極與復位信號端RESET連接，第一極與第三電壓信號端V3連接，第二極與輸出端OUT連接。第五晶體管T5的控制極與復位信號端RESET連接，第一極與第一電壓信號端V1連接，第二極與第一下拉控制模塊104連接在第二節點PD1。第六晶體管T6的控制極與復位信號端RESET連接，第一極與第二電壓信號端V2連接，第二極與第二下拉控制模塊105連接在第三節點PD2。

在本發明的其它實施例中，復位模塊102可以僅包括第三晶體管T3或者僅包括第三晶體管T3和第四晶體管T4。

輸出模塊103可包括第七晶體管T7和電容器C1。第七晶體管T7的控制極與第一節點PU連接，第一極與時鐘信號端CLK連接，第二極與輸出端OUT連接。電容器C1的一端與第七晶體管T7的控制極連接，另一端與第七晶體管T7的第二極連接。

在本發明的其它實施例中，輸出模塊103可僅包括第七晶體管T7。

第一下拉控制模塊104可包括第八晶體管T8、第九晶體管T9、第十晶體管T10、第十一晶體管T11、第十二晶體管T12和第十三晶體管T13。第八晶體管T8的控制極和第一極與第一電壓信號端V1連接，第二極與第九晶體管T9的控制極連接。第九晶體管T9的第一極與第一電壓信號端V1連接，第二極與第二節點PD1連接。第十晶體管T10的控制極與第一節點PU連接，第一極與第三電壓信號端V3連接，第二極與第二節點PD1連接。第十一晶體管T11的控制極與第一節點PU連接，第一極與第三電壓信號端V3連接，第二極與第九晶體管T9的控制極連接。第十二晶體管T12的控制極與第二節點PD1連接，第一極與第三電壓信號端V3連接，第二極與第一節點PU連接。第十三晶體管T13的控制極與第二節點PD1連接，第一極與第三電壓信號端V3連接，第二極與輸出端OUT連接。

第二下拉控制模塊105可包括第十四晶體管T14、第十五晶體管T15、第十六晶體管T16、第十七晶體管T17、第十八晶體管T18和第十九晶體管T19。第十四晶體管T14的控制極和第一極與第二電壓信號端V2連接，第二極與第十五晶體管T15的控制極連接。第十五晶體管T15的第一極與第二電壓信號端V2連接，第二極與第三節點PD2連接。第十六晶體管T16的控制極與第一節點PU連接，第一極與第三電壓信號端V3連接，第二極與第三節點PD2連接。第十七晶體管T17的控制極與第一節點PU連接，第一極與第三電壓信號端V3連接，第二極與第十五晶體管T15的控制極連接。第十八晶體管T18的控制極與第三節點PD2連接，第一極與第三電壓信號端V3連接，第二極與第一節點PU連接。第十九晶體管T19的控制極與第三節點PD2連接，第一極與第三電壓信號端V3連接，第二極與輸出端OUT連接。

下面結合圖6所示的時序圖，對如圖5所示的移位寄存器100的工作過程進行詳細描述。在以下的描述中，假定所有晶體管都是N型晶體管，第一電壓信號Vdd1是用作工作電壓的高電平信號，第二電壓信號用作啟動信號，第三電壓信號是低電平信號。

在第一時間段(T1)，第一電壓信號Vdd1是高電平，第二電壓信號Vdd2是高電平，時鐘信號是高電平，復位信號Reset是低電平。在T1期間，第一晶體管T1和第二晶體管T2均導通，第一節點PU的電壓上升到高電平。在第一節點PU的電壓的控制下，第十晶體管T10、第十一晶體管T11、第十六晶體管T16和第十七晶體管T17均導通。第十一晶體管T11的導通使得第三電壓信號Vss被提供給第九晶體管T9的控制極，第九晶體管T9截止。第十晶體管T10的導通使得第三電壓信號Vss被提供給第二節點PD1，第二節點PD1的電壓降低到低電平。第十七晶體管T17的導通使得第三電壓信號Vss被提供給第十五晶體管T15的控制極，第十五晶體管T15截止。第十六晶體管T16的導通使得第三電壓信號Vss被提供給第三節點PD2，第三節點PD2的電壓降低到低電平。此時，只有第一節點PU的電壓是高電平，第二節點PD1和第三節點PD2的電壓都是低電平。因此，第七晶體管T7導通，在輸出端OUT輸出高電平的時鐘信號，以提供給下一級移位寄存器。

在第二時間段T2，第一電壓信號Vdd1仍然是高電平，第二電壓信號Vdd2變成低電平，復位信號Reset變成高電平。在T2期間，第一晶體管T1仍然導通，第二晶體管T2變成截止。另外，第三晶體管T3、第四晶體管T4、第五晶體管T5和第六晶體管T6均導通。第三晶體管T3的導通使得第一節點PU的電壓降低到低電平，進而第七晶體管T7、第十晶體管T10、第十一晶體管T11、第十六晶體管T16和第十七晶體管T17均截止。第五晶體管T5的導通使得第二節點PD1的電壓升高到高電平。第四晶體管T4的導通使得輸出端OUT輸出低電平信號。第六晶體管T6的導通使得第三節點PD2的電壓繼續為低電平。

在第三時間段(T3)，第一電壓信號Vdd1仍然是高電平，第二電壓信號Vdd2仍然是低電平，復位信號Reset變成低電平。在T3期間，第一晶體管T1仍然導通，第二晶體管T2仍然截止。第一節點PU的電壓繼續維持低電平。第八晶體管T8和第九晶體管T9導通，使得第二節點PD1的電壓繼續維持高電平。因此，第十二晶體管T12和第十三晶體管T13導通，使得第一節點PU的電壓繼續維持低電平，輸出端OUT繼續保持低電平信號。此時，第十晶體管T10和第十六晶體管T16仍然截止。由于第二電壓信號Vdd2是低電平，因此，第十四晶體管T14和第十五晶體管T15也截止，第三節點PD2的電壓維持低電平。

在隨后的時間段，移位寄存器100重復上述第三時間段的工作狀態，直到1幀結束。

對于圖5所示的移位寄存器100，也可以是第一電壓信號Vdd1用作啟動信號，第二電壓信號Vdd2是高電平信號。在這種情況下，移位寄存器100的工作原理是類似的，在此省略其說明。

此外，本領域的技術人員應當知道，如圖5所示的移位寄存器100中的晶體管也可以是P型晶體管。在這種情況下，需要調整第一電壓信號Vdd1、第二電壓信號Vdd2和第三電壓信號Vss的電平。采用P型晶體管移位寄存器的工作原理是類似的，在此省略說明。

圖7是根據本發明的實施例的驅動如圖1所示的移位寄存器100的驅動方法的示意性流程圖。在本發明的實施例中，向第一電壓信號端V1和第二電壓信號端V2中的一個提供有效電壓信號作為工作電壓信號，向另一個提供啟動信號。

如圖7所示，在步驟S702，在第一時間段，向第一電壓信號端V1和第二電壓信號端V2中的另一個提供有效的啟動信號，向時鐘信號端CLK提供高電平的時鐘信號，控制第一節點PU的電壓到達有效電壓，啟用輸出模塊103，輸出端OUT輸出高電平的時鐘信號。在該時間段，第一電壓信號Vdd1和第二電壓信號Vdd2都是有效電壓。

接著，在步驟S704，在第二時間段，向復位信號端RESET提供有效復位信號，使得第一節點PU的電壓變成非有效電壓，禁用輸出模塊103，輸出端OUT輸出低電平信號。

然后，在步驟S706，在隨后的時間段，控制第一節點PU的電壓維持在非有效電壓，禁用輸出模塊103，輸出端OUT輸出低電平信號。

在本發明的實施例中，對于如圖2、圖4和圖5所示的移位寄存器100，向第一電壓信號端V1提供有效電壓信號，即高電平信號，向第二電壓信號端V2提供啟動信號。

在本發明的實施例中，對于如圖3、圖4和圖5所示的移位寄存器100，向第二電壓信號端V2提供有效電壓信號，即高電平信號，向第一電壓信號端V1提供啟動信號。

圖8是根據本發明的實施例的柵極驅動裝置800的示意性結構圖。如圖8所示，柵極驅動裝置800可包括(N+1)個級聯的移位寄存器R₀、R₁、…、R_N，其中N表示柵線的數量。在該實施例中，第一級移位寄存器R₀是如圖1至圖5任一所示的移位寄存器。第二級移位寄存器R₁、…、第(N+1)級移位寄存器R_N可以是已知的具有雙工作電壓的雙電壓移位寄存器。

在柵極驅動裝置800中，第一級移位寄存器R₀的輸出端OUT連接到第二級移位寄存器R₁的輸入端INPUT，第一級移位寄存器R₀的復位信號端RESET與第二級移位寄存器R₁的輸出端OUT連接。

對于第二級移位寄存器R₁至第(N+1)級移位寄存器R_N，每一級移位寄存器的輸出端OUT與下一級移位寄存器的輸入端INPUT連接，每一級移位寄存器的復位信號端RESET與下一級移位寄存器的輸出端OUT連接。另外，第二級移位寄存器R₁至第(N+1)級移位寄存器R_N的輸出端OUT還連接到對應的柵線，以向柵線提供驅動信號。

圖9示出了可用作第二級移位寄存器R₁至第N級移位寄存器R_N的雙電壓移位寄存器的一個示例。在如圖9所示的雙電壓移位寄存器中，輸入端INPUT接收來自上一級移位寄存器的輸出信號，作為啟動信號。

下面結合圖10所示的各信號的時序，以第二級移位寄存器R₁為例，描述圖9所示的雙電壓移位寄存器的工作過程。假定所有的晶體管是N型晶體管。第一電壓信號Vdd1是高電平信號，第二電壓信號Vdd2是占空比為1/N的方波信號，第三電壓信號Vss是低電平信號。

在第一時間段T1，Vdd1＝1(表示高電平)，Vdd2＝1，INPUT＝1,Reset＝0(表示低電平)，CLK＝0。

由于復位信號Reset是低電平，因此，晶體管T2、T4、T7和T8截止。由于第一級移位寄存器R₀輸出高電平信號，因此，輸入端INPUT接收高電平信號。晶體管T1導通，上拉節點PU的電壓變為高電平，使電容器C1充電，并使晶體管T3、T9、T10、T17、T18導通。這樣，第三電壓信號Vss可通過晶體管T9、T10分別傳輸到第一下拉節點PD1和第二下拉節點PD2，第一下拉節點PD1和第二下拉節點PD2的電壓變為低電平。另外，晶體管T5、T6的柵極電壓也變為低電平，晶體管T5、T6截止。此時，由于晶體管T3導通，因此，低電平的時鐘信號CLK通過晶體管T3提供給輸出端OUT，輸出端OUT的電壓為低電平。

在第二時間段T2，Vdd1＝1，Vdd2＝0，INPUT＝0，Reset＝0，CLK＝1。

在該時間段，復位信號Reset保持低電平，相應地，晶體管T2、T4、T7和T8保持截止。由于輸入端INPUT變成低電平，因此，晶體管T1變成截止。由于時鐘信號CLK變成高電平，根據電容器C1的自舉作用，上拉節點PU的電壓進一步拉高，使晶體管T3、T9、T10、T17、T18保持導通。因此，晶體管T5、T6保持截止，第一下拉節點PD1和第二下拉節點PD2的電壓保持低電平。此時，由于晶體管T3保持導通，因此，高電平的時鐘信號通過晶體管T3提供給輸出端OUT，輸出端OUT的電壓變為高電平。

在第三時間段T3，Vdd1＝1，Vdd2＝0，INPUT＝0，Reset＝1，CLK＝0。

由于復位信號Reset變為高電平，因此，晶體管T2、T4、T7和T8導通。由于輸入端INPUT保持低電平，晶體管T1保持截止。第三電壓信號Vss通過晶體管T2提供給上拉節點PU，上拉節點PU的電壓變成低電平，電容C1放電，并使得晶體管T3、T9、T10、T17、T18截止。另外，第三電壓信號Vss通過晶體管T4提供給輸出端OUT，輸出端OUT的電壓變成低電平。由于第一電壓信號Vdd1是高電平并且晶體管T7導通，因此，第一下拉節點PD1的電壓變為高電平，使晶體管T11、T12導通。第三電壓信號Vss通過晶體管T11提供給上拉節點PU，進一步保證上拉節點PU的電壓是低電平。第三電壓信號Vss通過晶體管T12提供給輸出端OUT，進一步保證輸出端OUT的電壓是低電平。另外，由于第二電壓信號Vdd2是低電平，第二下拉節點PD2的電壓保持低電平。

在第四時間段T4，Vdd1＝1，Vdd2＝0，INPUT＝0，Reset＝0，CLK＝1。

由于復位信號Reset變成低電平，因此，晶體管T2、T4、T7和T8截止。由于輸入端INPUT保持低電平，晶體管T1保持截止。上拉節點PU的電壓保持低電平。由于第一電壓信號Vdd1是高電平，晶體管T15和T5導通，因此，第一下拉節點PD1的電壓保持高電平，使晶體管T11、T12保持導通。第三電壓信號Vss通過晶體管T11提供給上拉節點PU，進一步保證上拉節點PU的電壓是低電平。第三電壓信號Vss通過晶體管T12提供給輸出端OUT，進一步保證輸出端OUT的電壓是低電平。另外，由于第二電壓信號Vdd2是低電平，第二下拉節點PD2的電壓保持低電平。

然后，雙電壓移位寄存器重復上述第四時間段的工作狀態。

雖然以上以N型晶體管為例說明了圖9所示的雙電壓移位寄存器的工作原理，但本領域的技術人員應當知道，也可以采用P型晶體管。在這種情況下，需要調整第一電壓信號Vdd1、第二電壓信號Vdd2和第三電壓信號Vss的電平。采用P型晶體管的雙電壓移位寄存器的工作原理是類似的，在此省略說明。此外，本領域的技術人員應當知道，也可以采用其它形式的雙電壓移位寄存器。

根據以上描述可以看出，本實施例的柵極驅動裝置800使用兩個電壓信號來代替啟動信號，從而無需專門的啟動信號線，節省了布線空間。

以上對本發明的若干實施例進行了詳細描述，但顯然，本領域技術人員可以在不脫離本發明的精神和范圍的情況下對本發明的實施例進行各種修改和變型。本發明的保護范圍由所附的權利要求限定。