本發明涉及顯示設備技術領域，更具體地說，涉及一種柵極驅動電路、顯示面板和顯示裝置。

背景技術：

現有的顯示裝置包括多條柵極線、多條數據線、像素陣列、柵極驅動電路和數據驅動電路，其中，柵極驅動電路包括多個級聯的移位寄存器，每個移位寄存器的輸出端與一條柵極線相連，數據驅動電路與多條數據線相連。柵極驅動電路主要用于通過移位寄存器對多條柵極線進行掃描，以通過掃描柵極線對與柵極線電連接的像素陣列進行掃描，數據驅動電路主要用于向數據線輸出數據驅動信號，以驅動像素陣列進行畫面的顯示。

現有的柵極驅動電路包括第一信號線和第二信號線、第一時鐘信號線至第四時鐘信號線、第一電壓信號線和第二電壓信號線和多個級聯的移位寄存器。當第一電壓信號線向移位寄存器輸入高電平信號、第二電壓信號線向移位寄存器輸入低電平信號時，多個級聯的移位寄存器按照第一順序掃描；當第一電壓信號線向移位寄存器輸入低電平信號、第二電壓信號線向移位寄存器輸入高電平信號時，多個級聯的移位寄存器按照第二順序掃描。但是，對于中尺寸的顯示裝置而言，級聯的移位寄存器只需按照一種順序掃描即可，這就會導致電壓信號線的浪費。

技術實現要素：

有鑒于此，本發明提供了一種柵極驅動電路、顯示面板和顯示裝置，通過第一信號線、第二信號線和控制電路向移位寄存器輸入高電平信號，使多個級聯的移位寄存器按照一種順序掃描，以省去電壓信號線。

為實現上述目的，本發明提供如下技術方案：

一種柵極驅動電路，包括第一信號線、第二信號線、至少一個控制電路和多個級聯的移位寄存器；

所述移位寄存器與所述第一信號線和所述第二信號線相連，用于接收所述第一信號線傳輸的第一電平信號和所述第二信號線傳輸的第二電平信號，或者，接收所述第一信號線傳輸的第二電平信號和所述第二信號線傳輸的第一電平信號，所述第一電平信號和所述第二電平信號的電平相反；

所述控制電路包括第一輸入端、第二輸入端和輸出端，所述輸出端與至少一個所述移位寄存器相連，所述第一輸入端與所述第一信號線相連，所述第二輸入端與所述第二信號線相連；

所述控制電路用于將所述第一信號線或所述第二信號線輸入的第一電平信號傳輸至所述移位寄存器，以通過所述第一電平信號控制所述多個級聯的移位寄存器按照第一順序掃描。

一種顯示面板，包括如上所述的柵極驅動電路。

一種顯示裝置，包括如上所述的顯示面板。

與現有技術相比，本發明所提供的技術方案具有以下優點：

本發明所提供的柵極驅動電路、顯示面板和顯示裝置，控制電路包括第一輸入端、第二輸入端和輸出端，輸出端與至少一個移位寄存器相連，第一輸入端與第一信號線相連，第二輸入端與第二信號線相連，控制電路用于將第一信號線或第二信號線輸入的第一電平信號傳輸至移位寄存器，以通過第一電平信號控制多個級聯的移位寄存器按照第一順序掃描，從而可以省去第一電壓信號線和第二電壓信號線，進而避免了電壓信號線的浪費。

附圖說明

為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據提供的附圖獲得其他的附圖。

圖1為本發明實施例提供的柵極驅動電路的結構示意圖；

圖2為本發明實施例提供的一種控制電路的結構示意圖；

圖3為本發明實施例提供的另一種控制電路的結構示意圖；

圖4為本發明實施例提供的另一種控制電路的結構示意圖；

圖5為本發明實施例提供的另一種控制電路的結構示意圖；

圖6為本發明實施例提供的另一種柵極驅動電路的結構示意圖；

圖7為本發明實施例提供的一種移位寄存器的結構示意圖；

圖8為圖7所示的移位寄存器的信號時序圖。

具體實施方式

下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。

本發明實施例提供了一種柵極驅動電路，參考圖1，圖1為本發明實施例提供的柵極驅動電路的結構示意圖，該柵極驅動電路包括第一信號線V1、第二信號線V2、至少一個控制電路和多個級聯的移位寄存器。本實施例中，以柵極驅動電路包括第一時鐘信號線CK1至第四時鐘信號線CK4為例進行說明，但是，本發明并不僅限于此，在其他實施例中，柵極驅動電路還可以只包括第一時鐘信號線CK1和第二時鐘信號線CK2。

本實施例中，每一級移位寄存器都與第一信號線V1和第二信號線V2相連，用于接收第一信號線V1傳輸的第一電平信號和第二信號線V2傳輸的第二電平信號，或者，接收第一信號線V1傳輸的第二電平信號和第二信號線V2傳輸的第一電平信號，其中，第一電平信號和第二電平信號的電平相反。例如，第一電平信號為高電平信號時，第二電平信號為低電平信號；第一電平信號為低電平信號時，第二電平信號為高電平信號。

本實施例中，控制電路包括第一輸入端IN1、第二輸入端IN2和輸出端OUT，輸出端OUT與至少一個移位寄存器的第一電壓端FW相連，第一輸入端IN1與第一信號線V1相連，第二輸入端IN2與第二信號線V2相連；該控制電路用于將第一信號線V1或第二信號線V2輸入的第一電平信號傳輸至移位寄存器，以通過第一電平信號控制多個級聯的移位寄存器按照第一順序掃描，從而無需通過電壓信號線向移位寄存器輸入控制掃描順序的第一電平信號，避免了電壓信號線的浪費。

本實施例中，參考圖2，圖2為本發明實施例提供的一種控制電路的結構示意圖，該控制電路還包括第一開關K1和第二開關K2。其中，第一開關K1的控制端和第一端與第一輸入端IN1相連，第一開關K1的第二端與輸出端OUT相連；第二開關K2的控制端和第一端與第二輸入端IN2相連，第二開關K2的第二端與輸出端OUT相連。

需要說明的是，本發明實施例中的控制電路中的開關可以是PMOS晶體管，也可以是NMOS晶體管，當然，也可以是其他類型的開關管。當本發明中控制電路中的開關為PMOS晶體管時，第一電平信號為低電平信號，第二電平信號為高電平信號；當本發明中控制電路的開關為NMOS晶體管時，第一電平信號為高電平信號，第二電平信號為低電平信號。本實施例中，僅以控制電路中的開關為NMOS晶體管為例進行說明。其中，所述開關的控制端為晶體管的柵極，第一端為晶體管的源極，第二端為晶體管的漏極。

具體地，當第一信號線V1輸入的信號為高電平信號、第二信號線V2輸入的信號為低電平信號時，第一開關K1導通、第二開關K2截止，高電平信號通過導通的第一開關K1傳輸至移位寄存器的第一電壓端FW。當第一信號線V1輸入的信號為低電平信號、第二信號線V2輸入的信號為高電平信號時，第一開關K1截止、第二開關K2導通，高電平信號通過導通的第二開關K2傳輸至移位寄存器的第一電壓端FW。

由此可知，無論第一信號線V1輸入的信號為高電平信號還是低電平信號，控制電路輸出至移位寄存器的第一電壓端FW的信號都是高電平信號，此外，從下述移位寄存器的結構示意圖可知，移位寄存器的第二電壓端BW可以與低電壓端VGL相連，也就是說，移位寄存器第一電壓端FW輸入的都是高電平信號、第二電壓端BW輸入的都是低電平信號，基于此，級聯的移位寄存器可以按照第一順序掃描，如按照第1級移位寄存器至第i級移位寄存器的順序進行的掃描，i為大于2的整數，當然，本發明并不僅限于此，在其他實施例中，第一順序掃描也可以為按照第i級移位寄存器至第1級移位寄存器的順序進行的掃描。

在本發明的另一實施例中，參考圖3，圖3為本發明實施例提供的另一種控制電路的結構示意圖，該控制電路包括第一開關K1、第二開關K2、第三開關K3和第四開關K4。其中，第一開關K1的控制端和第一端與第一輸入端IN1相連，第一開關K1的第二端與第二開關K2的控制端相連；第二開關K2的第一端與第一輸入端IN1相連，第二開關K2的第二端與輸出端OUT相連；第三開關K3的控制端和第一端與第二輸入端IN2相連，第三開關K3的第二端與第四開關K4的控制端相連；第四開關K4的第一端與第三開關K3的第一端相連，第四開關K4的第二端與輸出端OUT相連。

具體地，當第一信號線V1輸入的信號為高電平信號、第二信號線V2輸入的第信號為低電平信號時，第一開關K1和第二開關K2導通、第三開關K3和第四開關K4截止，高電平信號通過導通的第一開關K1和第二開關K2傳輸至移位寄存器的第一電壓端FW。當第一信號線V1輸入的信號為低電平信號、第二信號線V2輸入的信號為高電平信號時，第一開關K1和第二開關K2截止、第三開關K3和第四開關K4導通，高電平信號通過導通的第三開關K3和第四開關K4傳輸至移位寄存器的第一電壓端FW。雖然圖2所示的控制電路的穩定性較好，但是，與圖2所示的控制電路相比，圖3所示的控制電路的具有更好的擴展性，如將走線連接至第二開關K2和第四開關K4的控制端可以設計出更復雜高效的電路。

在本發明的另一實施例中，參考圖4，圖4為本發明實施例提供的另一種控制電路的結構示意圖，該控制電路除包括圖3所示的第一開關K1至第四開關K4之外，還包括第五開關K5和第六開關K6。其中，第五開關K5的控制端與第二輸入端IN2相連，第五開關K5的第一端與第六開關K6的第一端相連，第五開關K5的第二端與第二開關K2的控制端相連；第六開關K6的控制端與第一輸入端IN1相連，第六開關K6的第二端與第四開關K4的控制端相連。并且，第五開關K5和第六開關K6的第一端還與清零信號線VGL相連，清零信號線VGL用于向第五開關K5和第六開關K6的第一端輸入第二電平信號，以控制第二開關K2和第四開關K4清零，避免信號誤輸出。可選的，該清零信號線VGL為低電平信號線，該低電平信號線持續輸出低電平信號。

當第一信號線V1輸入的信號為高電平信號、第二信號線V2輸入的信號為低電平信號時，第一開關K1和第二開關K2導通、第三開關K3和第四開關K4截止，高電平信號通過導通的第一開關K1和第二開關K2傳輸至移位寄存器的第一電壓端FW，并且，在此過程中，在第二信號線V2輸入的低電平信號的控制下第五開關K5截止、在第一信號線V1輸入的高電平信號的控制下第六開關K6導通，清零信號線VGL輸入的低電平信號通過導通的第六開關K6傳輸至第四開關K4的控制端，以對第四開關K4的殘留電荷進行清零。

當第一信號線V1輸入的信號為低電平信號、第二信號線V2輸入的信號為高電平信號時，第一開關K1和第二開關K2截止、第三開關K3和第四開關K4導通，高電平信號通過導通的第三開關K3和第四開關K4傳輸至移位寄存器的第一電壓端FW，并且，在此過程中，在第二信號線V2輸入的高電平信號的控制下第五開關K5導通、在第一信號線V1輸入的低電平信號的控制下第六開關K6截止，清零信號線VGL輸入的低電平信號通過導通的第五開關K5傳輸至第二開關K2的控制端，以對第二開關K2的殘留電荷進行清零。

在本發明的另一實施例中，參考圖5，圖5為本發明實施例提供的另一種控制電路的結構示意圖，該控制電路除包括圖3所示的第一開關K1至第四開關K4之外，還包括第七開關K7和第八開關K8。其中，第七開關K7的控制端與第二輸入端IN2相連，第七開關K7的第一端與第一輸入端IN1相連，第七開關K7的第二端與第二開關K2的控制端相連；第八開關K8的控制端與第一輸入端IN1相連，第八開關K8的第一端與第二輸入端IN2相連，第八開關K8的第二端與第四開關K4的控制端相連。

同樣，當第一信號線V1輸入的信號為高電平信號、第二信號線V2輸入的信號為低電平信號時，第一開關K1和第二開關K2導通、第三開關K3和第四開關K4截止，高電平信號通過導通的第一開關K1和第二開關K2傳輸至移位寄存器的第一電壓端FW，并且，在此過程中，在第二信號線V2輸入的低電平信號的控制下第七開關K7截止、在第一信號線V1輸入的高電平信號的控制下第八開關K8導通，第二信號線V2輸入的低電平信號通過導通的第八開關K8傳輸至第四開關K4的控制端，以對第四開關K4的殘留電荷進行清零，避免信號的誤輸出。

當第一信號線V1輸入的信號為低電平信號、第二信號線V2輸入的信號為高電平信號時，第一開關K1和第二開關K2截止、第三開關K3和第四開關K4導通，高電平信號通過導通的第三開關K3和第四開關K4傳輸至移位寄存器的第一電壓端FW，并且，在此過程中，在第二信號線V2輸入的高電平信號的控制下第七開關K7導通、在第一信號線V1輸入的低電平信號的控制下第八開關K8截止，第一信號線V1輸入的低電平信號通過導通的第七開關K7傳輸至第二開關K2的控制端，以對第二開關K2的殘留電荷進行清零，避免信號的誤輸出。并且，與圖4所示的控制電路相比，圖5所示的控制電路節省了清零信號線，更有利于成本的降低。

本實施例中，以柵極驅動電路包括一個控制電路為例進行說明，該控制電路的輸出端OUT與所有的移位寄存器相連。但是，本發明并不僅限于此，在其他實施例中，參考圖6，圖6為本發明實施例提供的另一種柵極驅動電路的結構示意圖，該柵極驅動電路包括多個控制電路，每個控制電路的輸出端OUT與一個移位寄存器相連。

下面結合移位寄存器的內部結構，對第一信號線V1和第二信號線V2的作用以及移位寄存器的工作過程進行說明，參考圖7和圖8，圖7為本發明實施例提供的一種移位寄存器的結構示意圖，圖8為圖7所示的移位寄存器的信號時序圖，在圖示中的第一階段t1～第五階段t5，第一信號線V1輸入的信號為低電平信號，第二信號線V2輸入的信號為高電平信號。

在第一階段t1，第一輸入信號SET1為高電平(以所述第一輸入信號SET1以及第二輸入信號SET2均為起始信號STV為例)，第一時鐘信號CK1、第三時鐘信號CK3以及第一復位信號RESET1均為低電平；第一晶體管T1導通。控制電路輸出至第一電壓端FW的高電平信號通過第一晶體管T1輸入至第一節點P1，向第一電容C1充電。由于第一節點P1的電壓為高電平，從而使第三晶體管T3、第六晶體管T6、第七晶體管T7、第二十二晶體管T22以及第二十三晶體管T23導通。低電壓端輸入的下拉信號VGL通過第六晶體管T6輸入至第二節點P2，使第二節點P2為低電平。下拉信號VGL通過第七晶體管T7輸入至第三節點P3，使第三節點P3為低電平。下拉信號VGL通過第二十二晶體管T22輸入至第五節點P5，使第五節點P5為低電平。下拉信號VGL通過第二十三晶體管T23輸入至第六節點P6，使第六節點P6為低電平(下拉信號VGL的電壓的絕對值大于第二信號線V2輸入的信號的絕對值)。此外，在t1階段，第四節點P4的電壓為高電平，從而使第八晶體管T8以及第九晶體管T9導通。下拉信號VGL通過第八晶體管T8輸入至第二節點P2，使第二節點P2的電平被進一步下拉。下拉信號VGL通過第九晶體管T9輸入至第三節點P3，使第九節點的電平被進一步下拉。第一時鐘信號CK1通過第三晶體管T3自輸出端GOUT1輸出，由于第一時鐘信號CK1在t1階段為低電平，因此，移位寄存器中的輸出端GOUT1輸出的信號為低電平信號。

在第二階段t2，第一時鐘信號CK1為高電平，第一輸入信號SET1、第三時鐘信號CK3以及第一復位信號RESET1均為低電平，第一晶體管T1關斷。在第一電容C1存儲的高電平電壓信號作用下，第一節點P1的電壓仍為高電平，從而使第三晶體管T3、第六晶體管T6、第七晶體管T7、第二十二晶體管T22以及第二十三晶體管T23保持導通。下拉信號VGL通過第六晶體管T6輸入至第二節點P2，使第二節點P2為低電平。下拉信號VGL通過第七晶體管T7輸入至第三節點P3，使第三節點P3為低電平。下拉信號VGL通過第二十二晶體管T22輸入至第五節點P5，使第五節點P5為低電平。下拉信號VGL通過第二十三晶體管T23輸入至第六節點P6，使第六節點P6為低電平。此外，在t2階段，第四節點P4的電壓為高電平，從而使第八晶體管T8以及第九晶體管T9導通。下拉信號VGL通過第八晶體管T8輸入至第二節點P2，使第二節點P2的電平被進一步下拉。下拉信號VGL通過第九晶體管T9輸入至第三節點P3，使第九節點的電平被進一步下拉。第一時鐘信號CK1通過第三晶體管T3自輸出端GOUT1輸出，由于第一時鐘信號CK1在t2階段為高電平，因此，移位寄存器的輸出端GOUT1輸出的信號為高電平信號。

在第三階段t3，第三時鐘信號CK3以及第一復位信號RESET1均為高電平，第一輸入信號SET1以及第一時鐘信號CK1均為低電平，第二晶體管T2以及第十四晶體管T14導通。低電平的第一復位信號RESET1通過第二晶體管T2輸入至第一節點P1，對第一電容C1進行復位。由于第一節點P1的電壓為低電平，從而使第三晶體管T3、第六晶體管T6、第七晶體管T7、第二十二晶體管T22以及第二十三晶體管T23關斷。此外，在t3階段的后半段，第四節點P4的電壓為低電平，從而使第八晶體管T8、第九晶體管T9以及第二十一晶體管T21關斷。由于第二信號線V2輸入的信號為高電平，第二十七晶體管T27導通，第二信號線V2的信號輸入至第六節點P6；在第二十一晶體管T21以及第二十三晶體管T23關斷后，第六節點P6的電壓即為所述第二信號線V2的電壓，因此，第六節點P6為高電平，第二十六晶體管T26導通。高電平的第二信號線V2輸入的信號通過第二十六晶體管T26輸入至第五節點P5，使第五節點P5為高電平。由于第五節點P5的電壓為高電平，從而使第十晶體管T10以及第十一晶體管T11導通。下拉信號VGL通過第十晶體管T10輸入至第一節點P1，使第一節點P1的電平被進一步下拉。下拉信號VGL通過第十四晶體管T14輸入至信號輸出端，因此，移位寄存器輸出信號的為低電平信號。下拉信號VGL通過第十一晶體管T11輸入至輸出端GOUT1，使輸出端GOUT1的電平被進一步下拉，進而使得移位寄存器的輸出更加穩定。

上述實施例中，第二信號線V2的信號為高電平，第一信號線V1的信號為低電平，但第二信號線V2的信號為低電平、第一信號線V1的信號為高電平時的情形與此類似。例如，由于第一信號線V1的信號為高電平，第十三晶體管T13導通，第一信號線V1的信號輸入至第三節點P3；在第七晶體管T7以及第九晶體管T9關斷后，第三節點P3的電壓即為第一信號線V1的電壓，因此第三節點P3為高電平，第十二晶體管T12導通。高電平的第一信號線V1的信號通過第十二晶體管T12輸入至第二節點P2，使第二節點P2為高電平。由于第二節點P2的電壓為高電平，從而使第四晶體管T4、第五晶體管T5、第二十四晶體管T24以及第二十五晶體管T25導通。下拉信號VGL通過第四晶體管T4輸入至第一節點P1，使第一節點P1的電平被進一步下拉。下拉信號VGL通過第五晶體管T5輸入至輸出端GOUT1，使輸出端GOUT1的電平被進一步下拉，進而使得移位寄存器的輸出更加穩定。

在第三階段t3之后的t4至t5階段，在第二信號線V2的信號的作用下，第五節點P5保持為高電平。由于第五節點P5的電壓為高電平，從而使第十晶體管T10以及第十一晶體管T11保持導通。下拉信號VGL通過第十晶體管T10輸入至第一節點P1，使第一節點P1的電平保持為低電平。下拉信號VGL通過第十一晶體管T11輸入至信號輸出端，因此，移位寄存器輸出的為低電平信號。并且，當第三時鐘信號CK3為高電平時，第十四晶體管T14導通，下拉信號VGL通過第十四晶體管T14輸入至輸出端GOUT1，使輸出端GOUT1的電平被進一步下拉，進而使得移位寄存器的輸出更加穩定。

本發明實施例還提供了一種顯示面板，該顯示面板包括上述任一實施例提供的柵極驅動電路、多條柵極線、多條數據線、像素陣列和數據驅動電路等。該柵極驅動電路中的每個移位寄存器的輸出端與一條柵極線相連，數據驅動電路與多條數據線相連。柵極驅動電路主要用于通過移位寄存器對多條柵極線進行掃描，以通過掃描柵極線對與柵極線電連接的像素陣列進行掃描，數據驅動電路主要用于向數據線輸出數據驅動信號，以驅動像素陣列進行畫面的顯示。

本發明實施例還提供了一種顯示裝置，該顯示裝置包括上述實施例提供的顯示面板。其中，該顯示裝置可以為液晶顯示裝置，也可以為有機發光顯示裝置等，本發明并不僅限于此。

本發明所提供的柵極驅動電路、顯示面板和顯示裝置，控制電路包括第一輸入端、第二輸入端和輸出端，輸出端與至少一個移位寄存器相連，第一輸入端與第一信號線相連，第二輸入端與第二信號線相連，控制電路用于將第一信號線或第二信號線輸入的第一電平信號傳輸至移位寄存器，以通過第一電平信號控制多個級聯的移位寄存器按照第一順序掃描，從而可以省去第一電壓信號線和第二電壓信號線，進而避免了電壓信號線的浪費。

本說明書中各個實施例采用遞進的方式描述，每個實施例重點說明的都是與其他實施例的不同之處，各個實施例之間相同相似部分互相參見即可。對所公開的實施例的上述說明，使本領域專業技術人員能夠實現或使用本發明。對這些實施例的多種修改對本領域的專業技術人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本發明的精神或范圍的情況下，在其它實施例中實現。因此，本發明將不會被限制于本文所示的這些實施例，而是要符合與本文所公開的原理和新穎特點相一致的最寬的范圍。