專利名稱：缺陷的檢測結構及其制作方法、檢測方法
技術領域：
本發明涉及半導體器件的檢測領域，尤其涉及隔離結構缺陷的檢測結構 及其制作方法，以及用該檢測結構進行檢測的方法。
背景技術：
隨著集成電路尺寸的減小，構成電路的器件必須更密集地放置，以適應 芯片上可用的有限空間。由于目前的研究致力于增大半導體襯底的單位面積 上有源器件的密度，所以電路間的有效絕緣隔離變得更加重要。現有技術中
形成隔離區域的方法主要有局部氧化隔離(LOCOS)工藝或淺溝槽隔離 (shallow trench isolation, STI)工藝。由于LOCOS工藝只適用于大尺寸器件 的"&計和制造，因此，目前0.18pm以下的元件例如MOS電if各的有源區隔離層 已大多采用淺溝槽隔離工藝來制作。
然而，由于半導體元件的集成度不斷提高，隔離結構的尺寸不斷地縮小， 溝槽的深寬比甚至高達3或4以上，對于傳統的隔離結構，即使采用填溝能力 較佳的高密度等離子體化學氣相沉積法，依然無法避免在隔離結構的絕緣物 質內產生孔洞或是縫隙，進而導致后續半導體器件間產生短路現象。
由于透射電子顯微鏡(TEM)分辨率高，可觀測薄膜的形貌及尺寸，因此隨 著半導體器件的尺寸越來越小，特別是器件寬度減小到0.13pm后，透射電子 顯微鏡已經成為觀測和分析出現在集成電路中的缺陷以及結構尺寸分析的必 要設備。因此，現有對半導體器件中缺陷進行檢測的方法，具體如圖l所示， 先用電性定位的方法，在樣品100上找到失效區域103;用聚焦離子束(FIB, Focused Ion Beam)以7000pA的電流在樣品100失效區域103兩側挖出面積 大于失效區域103的兩個凹坑101和102，以Y更于在后續切削失效區域103過
4程中能觀察失效區域103的截面情況，并且比較容易從樣品100中取出失效 區域103，其中凹坑101和102的長x寬x深為15umx8umx6um，定義沿X軸 方向的為長、沿Y軸方向的為寬和沿Z軸方向的為深(下述內容同樣適用)； 其中凹坑101與凹坑102之間的失效區域103的長度為3um至12um,寬度為 lum至3um。如圖2所示，將聚焦離子束電流調整為300pA，對失效區域103 第一表面104切削至半導體器件失效截面出現，其中切削的深度為4um;用 聚焦離子束在電流為300pA時，對觀察區域103第二表面105進行切削至失 效區域103的寬度為80nm至120nm。如圖3所示，將樣品IOO放入透射電子 顯微鏡觀測室，以高壓加速的電子束照射失效區域103,將失效區域103的半 導體器件形貌放大、投影到屏幕上進行分析，是否存在缺陷以及缺陷的大小。
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臺、
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現有隔離結構的缺陷檢測的方法也是在晶圓制作完所有半導體器件后， 然后對隔離結構進行電性測試，如發現有異常的地方，對異常處進行定位， 然后進行切削，確定缺陷是否位于隔離結構內以及缺陷的大小。
由于要將所有半導體器件制作完以后，通過電性測試才能確定隔離結構
內缺陷的存在與否，從而導致缺陷不能及時補救，造成成品率下降；而且對 失效區域進行切削后才能確定缺陷是否位于隔離結構內，造成制作成本提高。

發明內容
本發明解決的問題是提供一種缺陷的檢測結構及其制作方法、檢測方法， 防止缺陷不能及時補救，造成成品率下降，以及制作成本提高。
為解決上述問題，本發明提供一種缺陷檢測結構的制作方法，包括下列 步驟在包含至少一個隔離結構的晶圓上形成導電層；圖形化導電層，形成至少一個第一電極和至少一個第二電極，所述第一電極和第二電極橫跨于所 有隔離結構上，且間隔排列。
所述第 一電極的臨界尺寸為30nm 500nm,第二電極的臨界尺寸為 30nm 500nm。
所述第 一 電極與第二電極之間的間隔距離為第 一 電極或第二電極臨界尺 寸的1倍 2倍。
所述導電層材料為多晶硅。
所述導電層的厚度為50nm 300nm。
所述圖形化導電層包括在導電層上形成光刻膠層，定義第一電極和第 二電極；以光刻膠層為掩膜，蝕刻導電層；去除光刻膠層。
缺陷檢測結構的制作方法還包括將至少一個第一電極連接至同一第一 電極總線上；將至少一個第二電極連接至同一第二電極總線上。
本發明提供一種缺陷的檢測結構，包括橫跨于所有隔離結構的至少一 個第 一電極和至少一個第二電極，第 一電極與第二電極間隔排列。
本發明提供一種用缺陷檢測結構檢測的方法，包括下列步驟在包含至 少一個隔離結構的晶圓上形成導電層；圖形化導電層，形成至少一個第一電 極和至少一個第二電極，所述第一電極和第二電極橫跨于所有隔離結構上， 且間隔排列；對相鄰的第一電極和第二電極加電壓進行電性檢測，如果有電 流通過，隔離結構中有缺陷產生；如果沒有電流通過，則隔離結構完整。
與現有技術相比，本發明具有以下優點本發明形成橫跨于所有隔離結 構的至少 一個第 一 電極和至少 一個第二電極，第 一 電極與第二電極間隔排列。 由于直接在隔離結構上制作檢測結構，因此檢測出缺陷后可以對缺陷進行及 時補救，使成品率提高，成本降低。


圖1至圖3是現有技術制作透射電子顯微鏡樣品沖企測半導體器件缺陷的 示意圖。
圖4是本發明形成缺陷檢測結構的實施例流程圖； 圖5是本發明用缺陷檢測結構進行檢測的實施例流程圖； 圖6至圖9是本發明形成缺陷檢測結構的實施例示意圖； 圖10為圖9沿A—A方向的剖面圖。
具體實施例方式
現有技術由于要將所有半導體器件制作完以后，通過電性測試才能知道 缺陷的存在與否，缺陷不能及時補救，造成成品率下降；而且對失效區域進 行切削后才能確定缺陷是否位于隔離結構內，因此成本提高。本發明形成連 接所述隔離結構的至少一個第一電極和至少一個第二電極，第一電極與第二 電極間隔排列。由于直接在隔離結構上制作檢測結構，因此檢測出缺陷后可 以對缺陷進行及時補救，使成品率提高，成本降低。
下面結合附圖對本發明的具體實施方式
做詳細的說明。
本發明提供的一種缺陷檢測結構，包括橫跨于所有隔離結構的至少一 個第 一電極和至少一個第二電極，第 一電極與第二電極間隔排列。
圖4是本發明形成缺陷檢測結構的實施例流程圖。如圖4所示，執行步驟 S101,在包含至少一個隔離結構的晶圓上形成導電層；執行步驟S102，圖形 化導電層，形成至少一個第一電極和至少一個第二電極，所述第一電極和第 二電極橫跨于所有隔離結構上，且間隔排列。
圖5是本發明用缺陷檢測結構進行檢測的實施例流程圖。如圖5所示，執 行步驟S201,在包含至少一個隔離結構的晶圓上形成導電層；執行步驟S202圖形化導電層，形成至少一個第一電極和至少一個第二電極，所述第一電極
和第二電極橫跨于所有隔離結構上，且間隔排列；執行步驟S203對相鄰的第 一電極和第二電極加電壓進行電性檢測，如果有電流通過，隔離結構中有缺 陷產生；如果沒有電流通過，則隔離結構完整。
圖6至圖10是本發明形成缺陷檢測結構的實施例示意圖。如圖6所示，在 布局軟件中設計至少一個布局第一電極圖形和至少一個布局第二電極圖形， 布第一電極圖形和布局第二電極圖形之間有間隔，本實施例中，在布局軟件 中設計布局第一第一電極圖形ll、布局第二第一電極圖形12、布局第三第一 電極圖形13、布局第四第一電極圖形14以及位于布局第一第一電極圖形11和 布局第二第一電極圖形12之間形成布局第一第二電極圖形21、位于布局第二 第一電極圖形12和布局第三第一電極圖形13之間形成布局第二第二電極圖形 22、位于布局第三第一電極圖形13和布局第四第一電極圖形14之間形成布局 第三第二電極圖形23、位于布局第四第一電極圖形14旁邊且與布局第三第二 電極圖形23不在同側的布局第四第二電極圖形24;由布局第一電極總線圖形 lO將布局第一第一電極圖形ll、布局第二第一電極圖形12、布局第三第一電 極圖形13、布局第四第一電極圖形14連接；布局第二電極總線圖形20將布局 第一第二電極圖形21、布局第二第二電極圖形22、布局第三第二電極圖形23、 布局第四第二電極圖形24連接。
如圖7所示，用電子束寫入裝置或激光束寫入裝置將圖6所示的布局軟 件中的布局第一第一電極圖形11、布局第二第一電極圖形12、布局第三第一 電極圖形13、布局第四第一電極圖形14、布局第一第二電極圖形21、布局第 二第二電極圖形22、布局第三第二電極圖形23、布局第四第二電極圖形24、 布局第一電極總線圖形10和布局第二電極總線圖形20寫入光罩50上，形成 對應的光罩第一第一電極圖形31、光罩第二第一電極圖形32、光罩第三第一 電極圖形33、光罩第四第一電極圖形34、光罩第一第二電極圖形41、光罩第二第二電極圖形42、光罩第三第二電極圖形43、光罩第四第二電極圖形44、 光罩第一電極總線圖形30和光罩第二電極總線圖形40。
如圖8所示，在晶圓200上形成用熱氧化法形成墊氧化層210,其中墊氧化 層210的材料為氧化硅；用化學氣相沉積法在墊氧化層210上形成腐蝕阻擋層 220，用于在后續蝕刻過程中保護下面的墊氧化層210免受腐蝕，其中腐蝕阻 擋層220的材料為氮化硅；然后，用旋涂法在腐蝕阻擋層220上形成第一光刻 膠層(未圖示)，經過曝光、顯影工藝，在第一光刻膠層上形成與后續淺溝 槽對應的圖案開口；以第一光刻膠層為掩模，經由圖案開口，以干法蝕刻法 蝕刻腐蝕阻擋層220和墊氧化層210至露出晶圓200;用灰化法去除第 一光刻膠 層；以腐蝕阻擋層220和墊氧化層2.10為掩模，用干法蝕刻法蝕刻晶圓200,形 成淺溝槽230。
接著，采用熱氧化法氧化淺溝槽230內表面形成的襯氧化層240，所述襯 氧化層240的材料為氧化硅；在腐蝕阻擋層220及淺溝槽230內形成第二光 刻膠層(未示出)，經過曝光、顯影工藝將淺溝槽內的第二光刻膠層去除；以 第二光刻膠層為掩模，用干法蝕刻法去除淺溝槽230底部的襯氧化層240。
灰化法去除第二光刻膠層；以高密度等離子體化學氣相沉積法在淺溝槽 230內以及腐蝕阻擋層220上形成絕緣物質層250;然后，對填入的絕緣物質 層250進行平坦化處理至露出腐蝕阻擋層220,形成隔離結構。
由于半導體元件的集成度不斷提高，隔離結構的尺寸不斷地縮小，淺溝 槽的深寬比甚至高達3或4以上，即使采用填溝能力較佳的高密度等離子體 化學氣相沉積法，依然無法避免在淺溝槽隔離絕緣物質內產生孔洞260。
如圖9所示，用化學氣相沉積法在腐蝕阻擋層220及絕緣物質層250上 形成厚度為50nm 300nm的導電層222，所述導電層222的材料為多晶硅；用 旋涂法在導電層222上形成第三光刻膠層(未示出)，經過曝光和顯影工藝將圖6的光罩50上的光罩第一電極圖形、光罩第二電極圖形、光罩第一電極總 線圖形和光罩第二電極總線圖形轉移至第三光刻膠層上，定義第一電極和第 二電極的形狀；以第三光刻膠層為掩膜，干法蝕刻導電層222至露出腐蝕阻 擋層220及絕緣物質層250;接著用灰化法去除第三光刻膠層，形成橫跨于所 有隔離結構上的第 一 電極和第二電極。
本實施例中，導電層222的具體厚度例如50nm、 100nm、 150nm、 200nm、 250nm或300nm等。
圖10為圖9沿A—A方向的剖面圖。如圖10所示，所述橫跨于所有隔 離結構上的第一電極包括第一第一電極301、第二第一電極302、第三第一電 極303、第四第一電極304;第二電極包括第一第二電極321 、第二第二電極 322、第三第二電極323、第三第二電極323、第四第二電極324;由第一電極 總線300將第一電極包括第一第一電極301、第二第一電極302、第三第一電 極303、第四第一電極304連通；第二電極總線320將第一第二電極321 、第 二第二電極322、第三第二電極323、第三第二電極圖形323、第四第二電極 324連通。
本實施例中，第一第一電極301、第二第一電極302、第三第一電極303、 第四第一電極304、第一第二電才及321、第二第二電才及322、第三第二電極323、 和第四第二電極324的臨界尺寸為30nm 500nm，具體例如30nm、 50腿、 100nm、 150nm、 200nm、 250nm、 300nm、 350nm、 400nm、 450nm或500nm等。
相鄰第一電極與第二電極之間的距離為第一電極或第二電極臨界尺寸的 1~2倍。
所述第一電極總線300和第二電極總線320的臨界尺寸為第一電極或第 二電極臨界尺寸的1~10倍。然后將第一電極總線300和第二電極總線320用導線進行連接，如果導 通說明隔離結構中有孔洞存在，則進行后續修補；如果不導通，則說明隔離 結構完整，可進行后續半導體器件制作。
繼續參考圖10,所述缺陷檢測結構包括連接隔離結構的第一電第一第 一電極301、第二第一電極302、第三第一電極303、第四第一電極304、第 一第二電極321、第二第二電極322、第三第二電極323、第三第二電極323、 和第四第二電極324;其中第一第二電極321位于第一第一電極301和第二第 一電極302之間，并且互相有間隔；第二第二電極322位于第二第一電極302 和第三第一電極303之間，并且互相有間隔；第三第二電極323位于第三第 一電極303和第四第一電極304之間，并且互相有間隔；第四第二電極324 與第四第一電極304相鄰且有間隔。第 一電極總線300將第 一第 一電極301 、 第二第一電極302、第三第一電極303、第四第一電極304連通；第二電極總 線320將第一第二電極321、第二第二電極322、第三第二電極323、第三第 二電極圖形323、第四第二電極324連通。
本實施例中，第一第一電極301、第二第一電極302、第三第一電極303、 第四第一電極304、第一第二電極321、第二第二電極322、第三第二電極323、 和第四第二電極324的臨界尺寸為30nm 500謡，具體例如30nm、 50nm、 100nm、 150nm、 200nm、 250nm、 300nm、 350nm、 400nm、 450nm或500nm 等。
本實施例中，相鄰第 一 電極與第二電極之間的距離為第 一 電極或第二電 極臨界尺寸的1~2倍。
所述第一電極總線300和第二電極總線320的臨界尺寸為第一電極或第 二電極臨界尺寸的1~10倍。
本發明雖然以較佳實施例公開如上，但其并不是用來限定本發明，任何 本領域技術人員在不脫離本發明的精神和范圍內，都可以做出可能的變動和修改，因此本發明的保護范圍應當以本發明權利要求所界定的范圍為準。
權利要求
1.一種缺陷檢測結構的制作方法，其特征在于，包括下列步驟在包含至少一個隔離結構的晶圓上形成導電層；圖形化導電層，形成至少一個第一電極和至少一個第二電極，所述第一電極和第二電極橫跨于所有隔離結構上，且間隔排列。
2. 根據權利要求l所述缺陷檢測結構的制作方法，其特征在于所述第一電 極的臨界尺寸為30nm 500nm,第二電極的臨界尺寸為30nm 500nm。
3. 根據權利要求2所述缺陷檢測結構的制作方法，其特征在于所述第一電 極與第二電極之間的間隔距離為第 一電極或第二電極臨界尺寸的1倍~2倍。
4. 根據權利要求l所述缺陷檢測結構的制作方法，其特征在于所述導電層 材料為多晶硅。
5. 根據權利要求4所述缺陷檢測結構的制作方法，其特征在于所述導電層 的厚度為50nm 300nm。
6. 根據權利要求l所述缺陷檢測結構的制作方法，其特征在于所述圖形化 導電層包括在導電層上形成光刻膠層，定義第一電極和第二電極；以光刻膠層為掩膜，蝕刻導電層；去除光刻膠層。
7. 根據權利要求l所述缺陷檢測結構的制作方法，其特征在于缺陷檢測結 構的制作方法還包括將至少一個第一電極連接至同一第一電極總線上；將至少一個第二電極連接至同一第二電極總線上。
8. —種缺陷檢測結構，其特征在于，包括橫跨于所有隔離結構的至少一個第一電極和至少一個第二電極，第 一電 極與第二電極間隔排列。
9. 一種用缺陷一企測結構檢測的方法，其特征在于，包括下列步驟 在包含至少 一個隔離結構的晶圓上形成導電層；圖形化導電層，形成至少一個第一電極和至少一個第二電極，所述第一 電極和第二電極橫跨于所有隔離結構上，且間隔排列；對相鄰的第 一 電才及和第二電極加電壓進行電性檢測，如果有電流通過， 隔離結構中有缺陷產生；如果沒有電流通過，則隔離結構完整。
全文摘要
一種缺陷檢測結構的制作方法，包括下列步驟在包含至少一個隔離結構的晶圓上形成導電層；圖形化導電層，形成至少一個第一電極和至少一個第二電極，所述第一電極和第二電極橫跨于所有隔離結構上，且間隔排列。經上述步驟，檢測出缺陷后直接可以對缺陷進行補救，成品率提高，成本降低。
文檔編號H01L21/66GK101295624SQ20071004025
公開日2008年10月29日 申請日期2007年4月24日 優先權日2007年4月24日
發明者張步新, 媛 王 申請人:中芯國際集成電路制造(上海)有限公司