專利名稱：浮柵型半導體存儲器件及其制造方法
技術領域：
示例性實施例總的來說涉及一種半導體器件及其制造方法，更具體而言，涉及浮柵型非易失性存儲器件及其制造方法。
背景技術：
因為在沒有電源的情況下保留數據而聞名的非易失性存儲器件根據數據存儲方法的類型可以分為電荷陷阱型或浮柵型。電荷陷阱型非易失性存儲器件通過在非易失性存儲器件中的電荷陷阱層中存儲電荷來存儲數據。浮柵型非易失性存儲器件通過在非易失性存儲器件中的浮柵中存儲電荷來存儲數據。組成浮柵型非易失存儲器的部分包括形成在襯底之上的隧道絕緣層、浮柵、電荷阻擋層和控制柵。隧道絕緣層起i^owler-NordheinKF-N)隧穿的能量勢壘的作用。浮柵用作存儲電荷的基本數據存儲處。此外，電荷阻擋層用作防止浮柵中的電荷運動至控制柵電極的隔離層。在浮柵型非易失性存儲器件中，當對控制柵電極施加編程電壓時F-N隧穿效應允許溝道中的電荷通過隧道絕緣層被注入到浮柵中。然后，存儲器單元的閾值電壓會被注入至孵柵中的電荷升高，并且通過讀取閾值電壓，存儲器單元的數據內容可以被解釋為“0”。為了更高的集成度而降低單元面積會導致非易失性存儲器件編程特性的嚴重降低，因為單元面積的降低導致耦合比的降低。這種類型的耦合比降低對于使用電荷陷阱層存儲數據的電荷陷阱型非易失性存儲器件而言可能不是問題；但是，對于使用浮柵存儲數據的浮柵型非易失性存儲器件而言，降低的耦合比會導致編程特性的降低。圖1示出了現有浮柵型非易失性存儲器件中與單元面積降低有關的模擬耦合比變化。在圖1中，X軸表示電荷阻擋層的厚度，Y軸表示耦合比。此外，A、B和C表示高集成化的程度。高集成化的程度從A至B至C增加(SP，A<B<C)。如能夠從圖1理解的，更高的集成化的程度導致耦合比的更多的降低。雖然通過降低電荷阻擋層厚度多少能夠提高耦合比，但是這種提高不足以充分防止由于高集成化的程度增加而發生的耦合比的嚴重降低。已知一些技術用于提高浮柵型非易失性存儲器件的耦合比，但是并不被認為是令人滿意的。第一種是增加浮柵的高度或降低隧道絕緣層的厚度。但是，增加浮柵的高度會使得難以提高存儲器件高集成化的程度。同樣，降低隧道絕緣層的厚度可能導致存儲器件的數據保留特性和循環特性降低，因為可能發生電荷泄漏。第二種是降低電荷阻擋層的厚度。但是，電荷阻擋層厚度的降低會導致由于浮柵與控制柵電極之間泄漏電流的增加而造成的電荷存儲能力的降低以及絕緣擊穿電壓降低。 因此，存在使用高電壓執行編程操作的困難。通常，電荷阻擋層具有下氧化物層、中間氮化物層和上氧化物層的ONO層疊結構。 如果降低電荷阻擋層的厚度來提高耦合比，則在執行編程操作時電荷阻擋層不能充分發揮作用。即，當執行編程操作時，(1)存儲在浮柵中的電荷被移動至電荷阻擋層并被電荷阻擋層的氮化物層捕獲；或者O)電荷通過電荷阻擋層被移動至控制柵電極，從而存儲器單元的閾值電壓沒有被適當地升高。這被稱為編程飽和現象。即使對控制柵電極施加高編程電壓，存儲器單元的閾值電壓也不會升高特定的值或更高。此外，由于隨著電荷阻擋層厚度的降低泄漏電流進一步增加，從而發生編程飽和現象的編程電壓(即，編程飽和電壓)進一步被降低。圖2A和圖2B示出了現有浮柵型非易失性存儲器件的電荷阻擋層的能帶圖。具體而言，圖2A和圖2B示出了由下氧化物層、氮化物層和上氧化物層(0/N/0)形成電荷阻擋層的實例。圖2A示出了存儲在浮柵中的電荷通過下氧化物層移動并在氮化物層中被捕獲的實例。被捕獲的電荷可以通過上氧化物層運動至控制柵電極。在此，電荷從浮柵中排出可以被暫時地降低至一定程度，因為下氧化物層的帶隙能量被氮化物層中捕獲的電荷升高。圖2B示出了通過對控制柵電極施加更高的電壓來提高對電荷阻擋層施加的電場的實例。通過對電荷阻擋層施加的電場將存儲在浮柵中的電荷移動至控制柵電極。此外， 空穴被從控制柵電極注入到電荷阻擋層中。被注入的空穴通過上氧化物層被移動至氮化物層，然后與氮化物層中捕獲的電荷復合。據此，下氧化物層的帶隙能量被再次降低，而存儲在浮柵中的電荷繼續被排放至控制柵電極。即，發生編程飽和現象，并因此編程飽和電壓逐漸被降低。此外，通過進一步降低電荷阻擋層的厚度，編程飽和現象可能變得嚴重。結果，雖然通過降低電荷阻擋層的厚度可以提高耦合比，但是編程飽和現象可以使得難以執行要求更高編程電壓的多電平單元編程。另外，由于單元面積的降低的原因，所以相鄰存儲器單元之間的間隔被降低。由于這一原因，為了獲得間隙填充余量，降低電荷阻擋層的厚度的方法是已知的。但是，如上所述，由于泄漏電流隨著電荷阻擋層厚度的降低而進一步被升高，從而編程飽和電壓被進一步降低。

發明內容
本發明的示例性實施例涉及一種浮柵型非易失性存儲器件及其制造方法，其提高了耦合比并且還提供適用于防止編程飽和現象的結構。根據本說明書一個實施例的浮柵型非易失性存儲器件包括隧道絕緣層、形成在隧道絕緣層上的浮柵、形成在浮柵之上的控制柵電極、插入在浮柵與控制柵電極之間的電荷阻擋層以及插入在電荷阻擋層與控制柵電極之間或浮柵與電荷阻擋層之間的勢壘層。此外，制造根據本說明書的一個實施例的浮柵型非易失性存儲器件的方法包括以下步驟在襯底之上形成隧道絕緣層和用于浮柵的導電圖案；沿著形成有用于浮柵的導電圖案的所得結構的整個表面形成電荷阻擋層；在電荷阻擋層之上形成用于控制柵電極的導電層，其中在形成用于浮柵的導電層之后或在形成電荷阻擋層之后形成勢壘層。


圖1是表示現有浮柵型非易失存儲器件的耦合比隨單元面積降低的變化模擬圖；圖2A和圖2B示出了現有浮柵型非易失性存儲器件的電荷阻擋層的能帶圖；圖3是根據本發明一個示例性實施例的浮柵型非易失性存儲器件的布局圖；圖4A至圖7B是表示制造根據本發明一個示例性實施例的浮柵型非易失性存儲器件的方法的工藝截面圖；圖8A和圖8B是表示根據本發明的一個實施例的浮柵型非易失性存儲器件的截面圖；圖9A和圖9B是表示根據本發明的一個實施例的浮柵型非易失性存儲器件的截面圖；圖IOA和圖IOB是表示根據本發明的一個實施例的浮柵型非易失性存儲器件的截面圖；圖IlA和圖IlB是表示根據本發明的一個實施例的浮柵型非易失性存儲器件的截面圖；圖12A和圖12B是表示根據本發明的一個實施例的浮柵型非易失性存儲器件的截面圖；圖13是表示根據本發明的一個實施例的具有3D結構的浮柵型非易失性存儲器件的截面圖；圖14是表示能夠用作勢壘層的材料的特性的曲線圖；圖15示出了當執行根據本說明書的一個示例性實施例的浮柵型非易失性存儲器件的編程操作時的能帶圖；以及圖16是表示當執行根據本說明書的一個示例性實施例的浮柵型非易失性存儲器件的編程操作時存儲器單元閾值電壓變化的曲線圖
具體實施例方式下面將參照附圖詳細地描述本發明的實施例。提供附圖是為了使本領域普通技術人員理解本說明書的實施例的范圍。圖3是根據本發明一個示例性實施例的浮柵型非易失性存儲器件的布局圖。如圖3中所示，通過形成在場區F中的線型的隔離層限定有源區A。在襯底上沿著第一方向A-A’形成位線，以及在襯底上沿著與第一方向交叉的第二方向B-B’形成字線。圖4A-圖4B、圖5A-圖5B、圖6A-圖6B以及圖7A-圖7B是表示制造根據本發明示例性實施例的浮柵型非易失性存儲器件的方法的截面圖。圖4A、圖5A、圖6A和圖7A是沿圖1的第一方向A-A，的截面圖，圖4B、圖5B、圖6B和圖7B是沿著圖1的第二方向B-B’ 的截面圖。參照圖4A和圖4B，例如可以由氧化物層形成的隧道絕緣層11被形成在襯底10之上。在隧道絕緣層11上形成用于浮柵的導電層12。在此，導電層12可以由多晶硅層形成。在導電層12上形成硬掩模層13。在此，考慮到與之前形成的層的刻蝕選擇性，硬掩模層13可以由氮化物層形成。在硬掩模層13上形成沿著第一方向延伸的線型的隔離掩模圖案14。參照圖5A-圖5B，通過使用隔離掩模圖案14作為刻蝕阻擋部來刻蝕硬掩模層13、 導電層12和隧道絕緣層11。將襯底10也刻蝕至一定深度以形成隔離溝槽。然后用絕緣材料填充隔離溝槽以形成隔離層15。據此，形成有源區和場區。例如，通過刻蝕隔離層15至一定的深度來控制有效場氧化物高度(EFH)可以提高浮柵與電荷阻擋層(通過后續工藝形成)接觸的面積。在圖中，被刻蝕了的襯底用“ 10A”標記，被刻蝕了的隧道絕緣層用“ 11A”標記，用于浮柵的導電圖案用“ 12A”標記，硬掩模圖案用“ 13A”標記。如圖6A-圖6B所示，去除硬掩模13A以暴露出用于浮柵的導電圖案12A的表面。 然后，在包括導電圖案12A的所得表面上形成電荷阻擋層16。注意，可以在沒有去除硬掩模圖案13A的情況下形成電荷阻擋層16。此外，在形成電荷阻擋層16之前，可以使用于浮柵的導電圖案12A經歷根據本發明實施例的硝化處理工藝。可以使用熱硝化工藝或等離子體硝化工藝來執行針對導電圖案12A的硝化處理工藝。例如，可以在溫度為約400°C至 600°C、壓力為0. ITorr至0. 2Torr、功率1000W至2000W以及濃度約為15%的條件下使用約1/0. 2L的氬(Ar)氣和氮(N)氣執行等離子體硝化工藝。電荷阻擋層16可以是具有下氧化物層、中間氮化物層和上氧化物層的層疊結構的ONO層。但是，在圖6A-圖6B中，用一個層繪制電荷阻擋層16 (其可以包括下氧化物層、 氮化物層和上氧化物層)，但是應當容易地理解，電荷阻擋層16可以包括多個層。下氧化物層和上氧化物層可以包括二氧化硅SiO2，氮化物層可以包括氮化硅Si3N4。然后，在電荷阻擋層16上形成勢壘層17。勢壘層17用于防止空穴從后續工藝形成的控制柵電極被注入到電荷阻擋層16中。勢壘層17可以由具有比電荷阻擋層16更高的價帶偏移的材料制成，具體地是氧化物層。作為替代的方案，勢壘層17可以由具有比電荷阻擋層16材料的介電常數更高的介電常數的材料形成，具體地是氧化物層和氮化物層。 例如，勢壘層17可以由Al2O3層形成。可以通過使用三甲基鋁(TMA)氣體、Ar氣和O3氣在350°C至500°C的溫度范圍根據原子層沉積(ALD)法形成勢壘層17。然后，可以執行熱處理工藝。可以使用加熱爐或快速熱退火(RTA)法在700°C至 1100°c的溫度范圍執行熱處理工藝。通過熱處理工藝，勢壘層17的組織(tissue)變得細致，從而更有效地切斷泄漏電流。作為替代的方案，可以在形成用于控制柵電極的導電層18 的工藝之后執行熱處理工藝。如圖7A-圖7B所示，在形成有勢壘層17的整個結構上形成用于控制柵電極的導電層18。在用于控制柵電極的導電層18上形成沿第二方向延伸的控制柵掩模圖案(未示出)。使用控制柵掩模(未示出)作為刻蝕阻擋部來刻蝕用于控制柵電極的導電層18、 勢壘層17、電荷阻擋層16、用于浮柵的導電圖案12A和隧道絕緣層IlA0據此，形成柵圖案， 每個所述圖案都具有隧道絕緣層11B、浮柵12B、電荷阻擋層16A、勢壘層17A和控制柵電極 18A。
在本發明的一個實施例中，在襯底10之上形成隧道絕緣層11和用于浮柵電極的導電層12，并將用于浮柵的導電層12和隧道絕緣層11圖案化以形成已經描述過的隔離層 15。此外，根據本發明的一個實施例，可以在襯底中形成隔離層之后形成隧道絕緣層和用于浮柵的導電層。此外，在本發明的一個實施例中，作為一個實例，可以在電荷阻擋層16上形成勢壘層17。再根據本發明的一個實施例，可以在與浮柵12B的側壁對應的區域上形成勢壘層 17。另外，可以在勢壘層17上形成另外的氧化物層。為了在與浮柵12B的側壁對應的區域上形成勢壘層17，例如，在形成電荷阻擋層16之后在所得表面上形成勢壘層17，然后執行刻蝕工藝以使勢壘層17僅保留在與浮柵12B的側壁對應的區域上。此外，在本發明的一個實施例中，勢壘層17可以被形成在電荷阻擋層16之下。圖8A-圖8B是示出涉及根據本發明的實施例的柵圖案結構的浮柵型非易失性存儲器件的截面圖。圖8A是沿第一方向A-A’的截面圖，圖8B是沿第二方向B-B ’的截面圖。如圖8A-圖8B所示，根據本發明一個實施例的浮柵型非易失性存儲器件具體包括襯底20上的隧道絕緣層21，在襯底20中形成了源區/漏區S/D。在隧道絕緣層21上形成浮柵22，在浮柵22上形成控制柵電極25。在浮柵22與控制柵電極25之間形成電荷阻擋層23。在浮柵22上形成電荷阻擋層23之后，在所得表面上形成勢壘層24，因此勢壘層被形成在電荷阻擋層23與控制柵電極25之間。勢壘層M也可以被形成在浮柵22與電荷阻擋層23之間。形成隔離層沈以限定和絕緣有源區。在本申請的說明書中，術語“上”和“之上”不是用于以排他的方式限定意思。“上”的意思不僅限于某些物質直接形成在其他物質頂部，還包括某些物質形成在其他物質頂部或“之上”的可能性，“之上”的意思不排除某些物質直接形成在其他物質頂部或“上”的可能性。電荷阻擋層23可以具有多層層疊結構。例如，電荷阻擋層23可以包括下氧化物層23A、氮化物層2 和上氧化物層23C，并且被形成為30A至300A的厚度D2。可以將下氧化物層23A形成為> IOA至IOOA的厚度。可以將氮化物層2 形成為IOA至IOOA的厚度，并且可以將上氧化物層23C形成為IOA至IOOA的厚度。此外，勢壘層M可以包括 Al2O3并且被形成為IA至50A的厚度。電荷阻擋層23和勢壘層M的總厚度(即D2+D3) 可以被形成為30A至350A的厚度。如上所述，勢壘層M將電荷阻擋層23與控制柵電極25分隔開，從而防止控制柵電極25中的空穴通過勢壘層M被傳輸。具體而言，即使在電荷阻擋層23的厚度被降低的情況下，形成在電荷阻擋層23上的勢壘層M防止浮柵22與控制柵電極25之間的泄漏電流。圖9A-圖9B是表示根據本發明一個實施例的浮柵型非易失性存儲器件的柵圖案結構的變化形式的截面圖。圖9A是沿第一方向A-A’的截面圖，圖9B是沿第二方向B-B’ 的截面圖。如圖9A-9B所示，根據本發明一個實施例的浮柵型非易失性存儲器件具體包括形成在襯底30上的隧道絕緣層31，在襯底30中形成了源區/漏區S/D。在隧道絕緣層31上形成浮柵32，在浮柵32上形成控制柵電極35。在浮柵32與控制柵電極35之間形成電荷阻擋層33以覆蓋浮柵32的側壁和上部，但是僅在覆蓋浮柵32的電荷阻擋層33的側壁區域上形成勢壘層洶。
可以將勢壘層34形成在浮柵32與電荷阻擋層33之間。例如，在形成覆蓋浮柵32 的勢壘層34之后，可以執行干法刻蝕工藝以使勢壘層34僅保留在與浮柵32的側壁對應的區域上。作為替代的方案，在形成覆蓋形成在浮柵32上的電荷阻擋層33的勢壘層34之后， 可以執行干法刻蝕工藝以使勢壘層34僅保留在與浮柵32的側壁對應的區域上。如上所述，如果勢壘層僅形成在與浮柵32的側壁對應的區域上，則可以有效地阻擋浮柵32與控制柵電極35之間的泄漏電流。如果使用沉積工藝形成電荷阻擋層33，則在浮柵32的側壁上形成具有相對較薄厚度的電荷阻擋層33。據此，從浮柵32的側壁產生更多的泄漏電流。因此，如上所述，如果僅在浮柵32的側壁上形成勢壘層34，則可以有效阻擋泄漏電流。圖IOA-圖IOB是表示根據本發明一個實施例的浮柵型非易失性存儲器件的柵圖案結構的變化形式的截面圖。圖IOA是沿第一方向A-A’的截面圖，圖IOB是沿第二方向 B-B，的截面圖。如圖IOA-圖IOB所示，根據本發明一個實施例的浮柵型非易失性存儲器件具體包括形成在襯底40上的隧道絕緣層41，在襯底40中形成了源區/漏區S/D。在隧道絕緣層41上形成浮柵42，在浮柵42上形成控制柵電極45。在浮柵42與控制柵電極45之間形成電荷阻擋層43，在電荷阻擋層43上形成勢壘層44。另外，在勢壘層44上形成氧化物層 47。在此，可以使用沉積工藝或熱處理工藝形成氧化物層47。氧化物層47可以具有小于或等于30 A的厚度。如上所述，如果在勢壘層44上進一步形成氧化物層47，則可以有效地阻擋浮柵42 與控制柵電極45之間的泄漏電流。圖IlA-圖IlB是表示根據本發明一個實施例的浮柵型非易失性存儲器件的柵圖案結構的變化形式的截面圖。圖IlA是沿第一方向A-A’的截面圖，圖IlB是沿第二方向 B-B，的截面圖。根據本發明一個實施例的浮柵型非易失性存儲器件具體包括形成在襯底50上的隧道絕緣層51，在襯底50中形成了源區/漏區S/D。在隧道絕緣層51上形成浮柵52，在浮柵52上形成控制柵電極55。在浮柵52與控制柵電極55之間形成電荷阻擋層53以覆蓋浮柵52的側壁和上部，但是僅在覆蓋浮柵52的電荷阻擋層53的側壁區域上形成勢壘層M。 另外，例如通過在浮柵52的表面上執行硝化處理工藝來在浮柵52與電荷阻擋層53之間形成氮化物層52A。可以使用熱硝化工藝或等離子體硝化工藝來執行用于硝化浮柵52的表面的硝化處理工藝。例如，可以在溫度為約400°C至600°C、壓力為0. ITorr至0. 2Torr、功率1000W 至2000W以及濃度約為15%的條件下使用約1/0. 2L的氬(Ar)氣和氮(N)氣來執行等離子體硝化工藝。如上所述，如果通過對浮柵52的表面執行硝化處理工藝來在浮柵52與電荷阻擋層53之間形成氮化物層52A，則可以防止由于來自隔離層56或浮柵52的材料的擴散引起的污染，從而能夠提高器件的可靠性。此外，可以防止在后續熱處理工藝中發生鳥嘴效應。 用于硝化浮柵的表面的硝化處理工藝也可以應用到其他實施例中。圖12A-圖12B是表示根據本發明一個實施例的浮柵型非易失性存儲器件的截面圖。圖12A是沿第一方向A-A，的截面圖，圖12B是沿第二方向B-B，的截面圖。根據本發明一個實施例的浮柵型非易失性存儲器件具體包括形成在襯底60上的隧道絕緣層61，在襯底60中形成了源區/漏區S/D。在隧道絕緣層61上形成浮柵62，在浮柵62上形成控制柵電極65。在浮柵62與控制柵電極65之間形成電荷阻擋層63以覆蓋浮柵62的側壁和上部，但是僅在覆蓋浮柵62的電荷阻擋層63的側壁區域上形成勢壘層64。 另外，在浮柵62上進一步形成硬掩模層67。硬掩模層67用于形成用于隔離的溝槽，并且硬掩模層67可以由氮化物層形成 (參考圖5A和圖5B)。剩余的硬掩模層67可以具有10 A至200 A的厚度。如上所述，如果硬掩模層67保留在浮柵52上，則可以防止浮柵52上部寬度的降低，并因此可以防止電場集中在浮柵52的上部。硬掩模層也可以應用到其他實施例中。圖13是表示根據本發明一個實施例的具有3D結構的浮柵型非易失性存儲器件的截面圖。如圖13所示，根據本發明一個實施例的具有3D結構的浮柵型非易失性存儲器件包括交替層疊在襯底70之上的多個控制柵電極72和多個層間電介質層71以及具有掩埋在凹陷區中的層間電介質層71的浮柵75。此外，在浮柵75與控制柵電極72之間形成電荷阻擋層74和勢壘層73。下面描述制造根據本發明一個實施例的浮柵型非易失性存儲器件的方法。首先在襯底70之上交替形成層間電介質層71和用于控制柵電極72的導電層。通過刻蝕層間電介質層71和導電層形成用于溝道的溝槽。通過使在用于溝道的溝槽的內壁上暴露出來的層間電介質層71凹陷至一定深度來形成用于浮柵的區域。然后，在用于溝道的溝槽的表面上形成勢壘層73和電荷阻擋層74。在通過用導電材料填充用于浮柵的區域而形成浮柵75 之后，在用于溝道的溝槽的內壁上形成隧道絕緣層76。然后在用于溝道的溝槽內形成溝道 77。據此，形成多個存儲器單元，所述存儲器單元沿著突出于襯底70的溝道77而層疊并且被配置為具有形成在電荷阻擋層74與控制柵電極72之間的勢壘層73。在某些實施例中，可以使用犧牲層制造浮柵型非易失性存儲器件。首先，在襯底之上交替形成多個層間電介質層和多個犧牲層之后，通過刻蝕層間電介質層和犧牲層來形成用于溝道的溝槽。通過使在用于溝道的溝槽的內壁上暴露出的層間電介質層凹陷至一定深度來形成浮柵區。通過用導電材料填充浮柵區來形成浮柵。在用于溝道的溝槽的內壁上形成隧道絕緣層之后，由溝道材料形成溝道。在通過刻蝕層間電介質層和犧牲層形成溝槽之后，通過去除在溝槽的內壁上暴露出的犧牲層來形成控制柵電極區。在沿著溝槽的表面形成電荷阻擋層和勢壘層之后，通過用導電材料填充控制柵電極區來形成控制柵電極。如上所述，如果在具有3D結構的浮柵型非易失性存儲器件中形成勢壘層73，可以有效地阻擋泄漏電流。從而，可以改善存儲器件的特性。圖14是表示能夠用于勢壘層的材料的特性的圖。在X軸中，材料名稱下面的數字表示介電常數。帶隙能量和價帶偏移在Y軸中表示。如上所述，勢壘層可以由具有比電荷阻擋層更大的價帶偏移或更高的介電常數的材料形成。在這種情況下，可以有效地阻止空穴的注入。勢壘層的材料可以具有比用作現有電荷阻擋層的上氧化物層的SW2層的材料更大的價帶偏移或更高的介電常數。Al2O3層具有約為SiO2層的介電常數2. 3倍的介電常數。 因此，Al2O3層的耦合比非常高，雖然Al2O3層和SiO2層具有相同的物理厚度。因此，如果形成具有比電荷阻擋層更高介電常數的勢壘層從而獲得期望的耦合比，則與現有技術相比， 可以降低電荷阻擋層的厚度。此外，Al2O3層具有比SW2層低0. 2eV的帶隙，但是具有比SW2層高0. 5eV的價帶偏移。因此，可以將用于防止空穴從控制柵電極被注入到電荷阻擋層中的勢壘余量提高那么多。如上所述，由于形成具有比電荷阻擋層23更高的價帶偏移的勢壘層，所以可以有效地阻止空穴的注入。因此，可以改善存儲器件的數據保持特性和循環特性。即，如果在浮柵型非易失性存儲器件中使用由Al2O3層形成的勢壘層，則電荷阻擋層和勢壘層的總厚度比現有電荷阻擋層的厚度更小，但是能夠具有增加的勢壘余量。因此， 可以提高浮柵型非易失性存儲器件的耦合比，并且可以防止由泄漏電流引起的編程飽和現象。圖15示出了當根據本發明一個示例性實施例執行浮柵型非易失性存儲器件的編程操作時的能帶圖。圖15示出了執行編程操作時的能帶變化。在圖15中，實線與根據本發明示例性實施例的器件有關，并且表示電荷阻擋層的氮化物層、上氧化物層和勢壘層(NAVAl2O3)的能帶圖。此外，虛線與未采用勢壘層的現有器件有關，并且表示電荷阻擋層的氮化物層和上氧化物層(N/0)的能帶圖。如圖15所示，如果僅形成電荷阻擋層(參考虛線)，則勢壘余量小，因為上氧化層具有小的價帶偏移。因此，空穴從控制柵電極被注入到電荷阻擋層中。被注入的空穴通過上氧化層，然后移動至氮化物層，從而與氮化物層中捕獲的電荷復合。這降低了下氧化物層的帶隙能量。因此，存儲在浮柵中的電荷繼續被排放至控制柵電極，從而產生編程飽和現象。但是，如果如本發明的示例性實施例那樣形成勢壘層(參考實線)，則可以阻止來自控制柵電極的空穴注入，因為提高了勢壘余量。因此可以防止空穴注入。圖16是表示當執行根據本發明的示例性實施例的浮柵型非易失性存儲器件的編程操作時的存儲器單元閾值電壓變化的曲線圖。在圖16中，X軸表示編程電壓，Y軸表示被編程的存儲器單元的閾值電壓。此外，實線表示采用了根據本發明示例性實施例的勢壘層， 虛線表示未采用勢壘層。從曲線圖中可以看出，如果僅形成了電荷阻擋層(參考虛線)，則發生編程飽和現象，在編程飽和現象中，在特定編程電壓或更高的編程電壓下，存儲器單元的閾值電壓不再升高。但是，可以看出，如果使用根據本發明示例性實施例的勢壘層(參考實線)，則不發生編程飽和現象。如上所述，在根據本發明示例性實施例的浮柵型存儲器件中，通過在電荷阻擋層與控制柵電極之間插入勢壘層可以防止空穴從控制柵電極被注入到電荷阻擋層中。因此， 雖然降低了電荷阻擋層的厚度，但是可以防止在編程操作中控制柵電極中的空穴被移動至電荷阻擋層的氮化物層然后與氮化物層中捕獲的電荷復合的問題。即，可以防止編程飽和現象。另外，如果使用由Al2O3層形成的勢壘層，則可以降低電荷阻擋層的厚度。因此，可以提高耦合比并且還可以有效防止編程飽和現象。
權利要求
1.一種浮柵型半導體存儲器件，包括 隧道絕緣層；浮柵，所述浮柵形成在所述隧道絕緣層上； 控制柵電極，所述控制柵電極形成在所述浮柵之上； 電荷阻擋層，所述電荷阻擋層形成在所述浮柵與所述控制柵電極之間；以及勢壘層，所述勢壘層形成在所述電荷阻擋層與所述控制柵電極之間的一個或多個區域以及所述浮柵與所述電荷阻擋層之間的區域中。
2.如權利要求1所述的浮柵型非易失性存儲器件，其中所述勢壘層僅形成在與所述浮柵的兩個側壁對應的區域上。
3.如權利要求1所述的浮柵型半導體存儲器件，其中所述電荷阻擋層具有下氧化物層、中間氮化物層和上氧化物層的層疊結構。
4.如權利要求1所述的浮柵型半導體存儲器件，其中所述勢壘層由比所述電荷阻擋層的材料具有更大的價帶偏移的材料形成。
5.如權利要求1所述的浮柵型半導體存儲器件，其中所述勢壘層由比所述電荷阻擋層的材料具有更高的介電常數的材料形成。
6.如權利要求1所述的浮柵型半導體存儲器件，其中所述勢壘層由Al2O3層形成。
7.如權利要求1所述的浮柵型半導體存儲器件，其中所述浮柵的表面經歷了硝化處理工藝。
8.如權利要求1所述的浮柵型半導體存儲器件，還包括形成在所述勢壘層上的氧化物層。
9.如權利要求1所述的浮柵型半導體存儲器件，還包括硬掩模，所述硬掩模形成在所述浮柵與形成在各個浮柵上的電荷阻擋層之間。
10.如權利要求1所述的浮柵型半導體存儲器件，其中所述電荷阻擋層具有30A至 300 A的厚度。
11.如權利要求1所述的浮柵型半導體存儲器件，其中所述勢壘層具有1A至50 A的厚度。
12.如權利要求1所述的浮柵型半導體存儲器件，其中所述電荷阻擋層和勢壘層的總厚度為30 A至350 A。
13.—種制造浮柵型半導體存儲器件的方法，所述方法包括以下步驟 在襯底之上形成隧道絕緣層和用于浮柵的導電圖案；在形成有所述用于浮柵的導電圖案的所得結構的表面上形成電荷阻擋層；在所述電荷阻擋層之上形成用于控制柵電極的導電層；以及在形成所述用于浮柵的導電圖案之后或在形成所述電荷阻擋層之后形成勢壘層。
14.如權利要求13所述的方法，其中形成所述勢壘層的步驟包括以下步驟 在形成有所述用于浮柵的導電圖案的所得結構或形成有所述電荷阻擋層的所得結構的表面上形成所述勢壘層；以及刻蝕所述勢壘層以使所述勢壘層保留在與所述用于浮柵的導電圖案的側壁對應的區域上。
15.如權利要求13所述的方法，其中形成所述電荷阻擋層的步驟包括以下步驟順序地形成下氧化物層、中間氮化物層和上氧化物層。
16.如權利要求13所述的方法，還包括以下步驟在形成所述勢壘層之后，在所述勢壘層上形成氧化物層。
17.如權利要求13所述的方法，其中所述勢壘層由比所述電荷阻擋層的材料具有更大價帶偏移的材料形成。
18.如權利要求13所述的方法，其中所述勢壘層由比所述電荷阻擋層的材料具有更高介電常數的材料形成。
19.如權利要求13所述的方法，其中所述勢壘層由Al2O3層形成。
20.如權利要求13所述的方法，其中在形成所述隧道絕緣層和所述用于浮柵的導電圖案之后使所述用于浮柵的導電圖案的表面經歷硝化處理工藝。
21.如權利要求20所述的方法，其中通過在溫度為400°C至600°C、壓力為0.ITorr至 0. 2Torr以及功率為IOOOw至2000W的條件下并使用Ar氣和隊氣的等離子體硝化工藝來執行所述硝化處理工藝。
22.如權利要求13所述的方法，其中形成所述隧道絕緣層和所述用于浮柵的導電圖案的步驟包括以下步驟在所述襯底之上形成隧道絕緣層和用于浮柵的導電層；在所述用于浮柵的導電層上形成硬掩模圖案；通過使用所述硬掩模圖案作為刻蝕阻擋部來刻蝕所述用于浮柵的導電層、所述隧道絕緣層和所述襯底，據此形成隔離溝槽；以及通過用絕緣材料填充所述隔離溝槽形成隔離層。
23.如權利要求22所述的方法，其中當形成所述電荷阻擋層時，用保留在所述用于浮柵的導電圖案上的硬掩模形成所述電荷阻擋層。
24.如權利要求13所述的方法，還包括以下步驟在形成所述勢壘層之后，刻蝕所述勢壘層以使所述勢壘層僅保留在與所述用于浮柵的導電圖案的側壁對應的區域上。
25.如權利要求13所述的方法，還包括以下步驟在形成所述勢壘層之后，執行熱處理工藝。
26.如權利要求25所述的方法，其中在700°C至1100°C的溫度范圍內使用加熱爐或快速熱退火法來執行所述熱處理工藝。
全文摘要
本發明提供了一種浮柵型半導體存儲器件及其制造方法。所述器件包括隧道絕緣層、形成在隧道絕緣層上的浮柵、形成在浮柵之上的控制柵電極、形成在浮柵和控制柵電極之間的電荷阻擋層以及勢壘層，所述勢壘層形成在電荷阻擋層和控制柵電極之間的一個或多個區域、浮柵與電荷阻擋層之間的區域上以及與浮柵的側壁對應的區域上。
文檔編號H01L27/115GK102569303SQ20111036776
公開日2012年7月11日 申請日期2011年11月18日 優先權日2010年11月18日
發明者韓坰錄 申請人:海力士半導體有限公司