專利名稱：用于制造半導體晶體管結構的方法
技術領域：
本發明涉及一種用于制造半導體晶體管結構的方法、尤其是一種用于制造具有埋入式絕緣場板的場效應晶體管結構的方法。
背景技術：
在機動車輛、消費品和工業應用中的現代裝置的許多功能——比如電能轉換、電動機或電機的操控以及例如在HiFi音頻放大電路中信號的調制或放大——基于半導體晶體管、尤其是場效應晶體管(FET)Jn MOSFET (金屬氧化物半導體場效應晶體管)和IGBT (絕緣柵雙極晶體管)。在這些器件的情況下，充當晶體管的控制電極的是與半導體本體絕緣的柵電極，該柵電極(Gatterelektrode)在下面亦稱柵電極(Gateelektrode )。除了晶體管的柵電極與兩個其他接線端子一MOSFET的源電極與漏電極或IGBT的發射電極與集電極——之間的電容以外，晶體管的截止能力也是一個重要的運行參數。為了在導通電阻Ron相同的情況下提高截止能力，可以使用埋入式絕緣場板。此外，通過埋入式絕緣場板，還可以減小晶體管的柵極一漏極電容。另一方面，在柵電極與場板之間存在附加的電容，該電容形成柵極接線端子與源極接線端子之間的電容的一部分，因為通常還給場板施加源極電勢。柵電極與場板之間的絕緣層的集成厚度和介電常數影響該附加的電容，并且因此影響柵極接線 端子與源極接線端子之間的電容。晶體管的開關行為基本上由柵極一漏極電容和柵極一源極電容來確定。柵極一漏極電容尤其是影響該器件的開關速度，并且因此影響流經器件的電流或在器件上下降的電壓的開關邊沿的陡度。晶體管器件的柵極一漏極電容例如取決于器件的柵電極和漂移區域或泄漏區域彼此重疊的面積以及取決于柵電極與漂移區域之間的柵極氧化物的介電常數和厚度。通常，柵極氧化物和柵電極與場板之間的氧化物在共同的氧化過程中生成。在此，尤其是在薄的柵極氧化物情況下，絕緣柵電極與場板之間的附加電容可能變為相對大。在快速的開關過程中，該附加電容可能導致MOSFET的不期望的再次接通，所通過的方式是經由漏極電勢將場板充電為正的并且然后經由附加電容同樣將柵電極充電為正的。與此相聯系的再次接通導致功率損耗并且減小柵極一源極電容的效率。

發明內容
鑒于上面所述，本發明提出一種根據權利要求1所述的用于制造半導體晶體管結構的方法以及一種根據權利要求18所述的用于制造半導體晶體管結構的方法。根據一個實施方式，提供了一種用于制造半導體晶體管結構的方法。該方法包括提供具有水平主表面的半導體本體。形成從水平主表面延伸到半導體本體中的垂直溝槽。在垂直溝槽中構造第一介電層。在垂直溝槽的第一介電層上構造第一導電區域，使得第一導電區域從水平主表面退回。用第二介電層填充垂直溝槽，所述第二介電層覆蓋第一導電區域。從垂直溝槽的上面的片段中除去該第一介電層和第二介電層，以便在垂直溝槽的側壁處露出半導體本體，其中第一導電區域保持被第二介電層覆蓋。根據另一實施方式，提出一種用于制造半導體晶體管結構的方法。該方法包括提供具有水平主表面的半導體本體。形成從水平主表面延伸到半導體本體中的垂直溝槽。在垂直溝槽的下面的片段中構造場氧化物和場板。用HDP氧化物填充垂直溝槽。通過等離子體刻蝕，從垂直溝槽的上面的片段中除去HDP氧化物。在垂直溝槽的上面的片段中構造絕緣柵極。在等離子體刻蝕以前，通常通過平坦化將場氧化物和HDP氧化物從水平主表面中除去。此外，通過等離子體刻蝕還從垂直溝槽的上面的片段中除去場氧化物，以便在上面的片段中的垂直溝槽的側壁處露出半導體本體以用于形成柵極氧化物。本發明的另外的有利擴展方案、細節、方面和特征從從屬權利要求、說明書以及附圖中得出。


附解說明了實施方式并且與具體實施方式
一起用于闡述實施方式的原理。附圖不是成比例的，并且用于說明目的。附圖的元素不一定是相對于彼此比例正確的。為清楚起見，只要不另行說明，給不同附圖中的相同元素或制造步驟配備相同的附圖標記。圖1至8以穿過半導體本體的示意性縱截面解說明了根據一個或多個實施方式的用于制造垂直半導體器件的方法步驟。
具體實施例方式在下面的詳述中參考任意附圖，這些附圖構成本說明書的一部分并且其中作為圖解說明示出了可以實踐本發明的特定實施方式。鑒于此，來自方向術語的用語——比如“上側”、“下側”、“前側”、“背側”、“前面的”、“后面的”等等一一參考所述附圖的取向來使用。由于實施方式的部件可能以一系列不同取向定位，因此這些方向術語用于圖示目的，并且絕不是限制性的。應當理解，可以采用其他實施方式和進行結構或邏輯改變，而不偏離本發明的保護范圍。因此，下面的 詳述不應以限制性意義來理解。現在詳細地參考不同實施方式,其中在附圖中示出一個或多個示例。每個示例用于闡述并且將不是對本發明的限制。例如，作為實施方式的一部分所示或所述的特征可以與其他實施方式結合使用，以便得出又一實施方式。意圖是，本發明包含這樣的修改和變型。這些示例在使用特定語言的情況下描述，這些語言不應被解釋為限制所附權利要求的保護范圍。比如前面所使用的表達“水平的”應描述與半導體襯底或半導體本體的第一主表面或水平主表面基本上平行的取向。這例如可以是晶片或芯片的表面。比如前面所使用的表達“垂直的”應描述被布置為與水平的主表面基本上垂直的取向，即與半導體襯底或半導體本體的水平主表面的法向平行的取向。下面將η摻雜稱為第一導通類型，而將P摻雜稱為第二導通類型。η摻雜區域和ρ摻雜區域的多數載流子是電子或空穴。在本說明書中，將負電荷類型稱為第一電荷類型，而將正電荷類型稱為第二電荷類型。當然，也可以構造具有相反摻雜的半導體元件，從而第一導通類型可以是P摻雜的并且第二導通類型可以是η摻雜的。因此，第一電荷類型也可以表示空穴的電荷類型。此外，一些附圖通過在摻雜類型處列舉的符號“一”或“ + ”來說明相對摻雜濃度。例如，“η I是指比“η”摻雜區域的摻雜濃度小的摻雜濃度，而“η_”摻雜區域具有比“η”摻雜區域更大的摻雜濃度。但是只要沒有另行說明，對相對摻雜濃度的說明不是指具有相同摻雜濃度的摻雜區域一定具有相同的絕對摻雜濃度。例如，兩個不同的“η+”區域具有不同的絕對摻雜濃度。相同的道理例如適用于η+和ρ+區域。在此所述的實施方式涉及具有埋入式絕緣場板的場效應晶體管、尤其是具有布置在垂直溝槽中的場板和與該場板絕緣的布置在其上的柵電極的場效應晶體管。比如前面使用的表達“場效應”應描述通過電場促成的、第一導通類型的導通“溝道”的構成和/或電導率的控制和/或第二導通類型的半導體區域(通常為第二導通類型的本體區域)中的溝道的形狀。由于場效應，在MSFET的情況下通過電場構成和/或控制穿過如下溝道區域的單極電流路徑，所述溝道區域在第一導通類型的與源電極歐姆接觸的源極區域與第一導通類型的漂移區域之間。該漂移區域與第一導通類型的漏極區域歐姆接觸，該漏極區域與漏電極歐姆接觸。在柵電極與源電極之間不施加外部電壓的情況下，源電極與漏電極之間的電流路徑在以正常方式關斷的場效應器件的情況下通過半導體器件被中斷，或者具有至少一個高電阻。在IGBT的情況下，發射極區域對應于MOSFET的源極區域。此外，在IGBT的情況下，在漂移區域與集電極之間替代于漏電極而布置另一 Pn結，該ρη結可以形成在第二導通類型的集電極區域(替代于漏極區域)與漂移區域之間。比如前面所使用的用語“場效應結構”應描述在半導體襯底或者具有柵電極的半導體器件中構造的用于在溝道區域中構造和/或形成導通的反型溝道——下面亦稱溝道——的結構。柵電極通過介電區域或者介電層至少與溝道區域絕緣。在此，該介電區域也被簡稱為柵極氧化物，即使該介電區域在此不是諸如氧化硅(SiO2)的氧化物而是諸如氮化硅(Si3N4)的介電質時也是如此。比如前面所使用的用語“場板”應描述如下的電極，該電極被布置為與半導體區域、通常與漂流區域相鄰，與半導體區域絕緣，并且被安排為通過為η型的漂流區域施加相應的電壓、通常為正電壓來在半導體區域中擴展出空間電荷區域、即半導體區域中的空出的片段。表達“空出的”和“完全空出的”應描述，半導體區域基本上不包括自由載流子。通常，絕緣場板被布置為接近于例如構造在漂流區域與本體區域之間的ρη結。因此可以提高ρη結或半導體器件的截止電壓。將場板與漂移區域絕緣的介電層或介電區域下面亦稱為場介電層、場介電區域或簡稱味兒場氧化物，即使其在此不是氧化物而是另一介電質時也是如此。屬于用于構成柵電極或場板與半導體本體之間的或者柵電極與場板之間的介電區域或介電層的介電材料的示例的尤其是Si02、Si3N4、Si0xNy、Al203、Zr02、Ta205、Ti02和Η 2。柵電極和場板可以在器件運行期間被施加相同的電勢。但是通常，場板在運行中被施加與源極區域或發射極區域相同的電勢，以便將柵極一漏極電容保持得盡可能小。比如前面所使用的表達“功率場效應晶體管”應描述在單個芯片上的具有高電壓和/或高電流開關能力的場效應晶體管。換言之，功率場效應晶體管指定用于通常在安培范圍中的強電流和/或通常高于20V、特別是高于400V的高電壓。參考圖1至圖8，現在闡述用于制造垂直半導體器件100的方法步驟。在第一步驟中，提供半導體本體40，該半導體本體具有水平主表面15和與水平主表面15相對布置的第二表面16或背側16。圖1以示意性 縱截面圖示出了半導體本體40。水平主表面15的法向en與垂直方向基本上平行延伸，即定義該垂直方向。
下面主要參考由硅(Si)制成的半導體器件100來描述制造方法的實施方式。因此，單晶半導體區域或單晶半導體層通常是單晶Si區域或單晶Si層。但是應當理解，半導體本體40也可以由適于制造半導體器件的任意半導體材料制成。屬于這樣的材料的示例的尤其是有(僅僅舉幾個為例)基本半導體材料，諸如硅(Si)或鍺(Ge)及其混合形式(SixGev)5IV-V族化合物半導體材料,諸如碳化娃(SiC)或鍺化娃(SiGe);二元、三元或四元III 一 V半導體材料，諸如氮化鎵(GaN)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、磷化銦鎵(InGaP)或者磷化銦鎵砷(InGaAsP);以及二元或三元II 一 VI半導體材料，諸如碲化鎘(CdTe)和碲化汞鎘(HgCdTe)。上述半導體材料亦稱為同質結半導體材料。如果將兩種不同半導體材料組合，則產生異質結半導體材料。屬于異質結半導體材料的示例的尤其有氮化鋁鎵(AlGaN)和氮化鎵(GaN)或硅碳化硅(SixC^x)和SiGe異質結半導體材料。當今，針對功率半導體應用主要使用材料S1、SiC和GaN。如果半導體本體包括具有大帶隙的材料、諸如SiC或GaN——該材料具有高的擊穿電壓或出現雪崩倍增時的高臨界電場，則可以將相應半導體區域的摻雜選擇為較高的，這減小了接通電阻R 。半導體本體40通常是晶片40或芯片40。通常，半導體本體40包含半導體襯底20和一個或多個在該半導體襯底20上生長的外延層30。但是半導體本體40也可以通過晶片接合制·造。在圖1所示的示例性實施例中，半導體襯底20形成η型的第一半導體區域1，該第一半導體區域I之后可以被稱為MOSFET結構的漏極區域I。其上作為外延層20布置有較弱摻雜的η型的第二半導體區域2，使得從第一半導體區域I延伸到水平主表面15。在其他實施方式中，第一半導體區域I是P型的、例如P +摻雜的。半導體區域I或其部分可以之后形成IGBT的集電極區域。圖1示出了半導體本體40，在該半導體本體40之后在水平主表面15上形成通常由氧化硅或氮化硅制成的結構化掩模6。隨后，通過掩模6將垂直溝槽19、19a從水平主表面40刻蝕到半導體本體40中。在此,垂直溝槽19、19a可以部分地延伸到第一半導體區域I中。至少在垂直溝槽19、19a的底部和側壁處形成第一介電層7。通常，第一介電層7是氧化硅層，該氧化硅層可以在使用硅半導體本體40的情況下通過熱氧化生成。在其他實施方式中，第一介電層7通過沉積過程生成。接著，在垂直溝槽19、19a中的第一介電層7上生成相應的第一導電區域13、13a。通常，第一導電區域13、13a由足夠高地摻雜的多晶硅制成。為了生成第一導電區域13、13a可以為此首先沉積多晶硅。在溝槽19a中，所沉積的多晶硅之后通常借助于等離子體刻蝕過程被部分地除去直到第一垂直深度Cl1，其中在該等離子體刻蝕過程以前可以進行CMP過程。由此，垂直溝槽19a中的第一導電區域13a僅僅布置在相應的下面的溝槽片段中，即與垂直主表面15間隔開。垂直溝槽19可以在回蝕期間由另一掩模17覆蓋，從而導電區域13在那里不被回蝕。圖2以示意性縱截面圖示出了由此結果得到的半導體結構100。第一垂直深度Cl1被選擇為略大于溝道長度、即在之后形成的本體區域中沿著同樣在之后形成的柵極氧化物的溝道的長度。第一垂直深度Cl1可以根據器件特性通過等離子體刻蝕過程的參數來精確地確定。例如，具有100V標稱電壓的器件的第一垂直深度Cl1通常為大約lym。在圖2所示的示例性實施例中示出了 3個垂直溝槽19、19a。在此，通過左邊溝槽19中的絕緣的第一導電區域13為后面完成的半導體器件提供邊緣密封結構，以便提高截止情況下的擊穿電壓。在此，左邊的溝槽19可以與相鄰的垂直溝槽19相比更深地延伸到半導體本體40或半導體襯底20中。此外，溝槽19通常以圍繞方式被實施為邊緣密封體，使得該邊緣密封體在縱截面中完全包圍器件的溝槽19a。因此，圖2通常僅僅對應于半導體本體40的完整縱截面的左邊片段。在這種情形下，還應當提到的是，在半導體本體40通常是一種晶片，在該晶片中可以平行地制造分別具有圍繞的深溝槽19的大量半導體器件100。在對截止能力具有較小要求的另一實施例中，放棄生成可選地垂直溝槽19，由此可以節省晶片或芯片面積。在圖2所示的示例性實施例中，生成兩個垂直溝槽19a，在所述溝槽中，在后面形成柵電極。在其他實施方式中，為柵電極生成僅僅一個垂直溝槽19a。能夠理解，在另外的實施方式中，例如當制造功率半導體器件時，還可以為每個半導體器件的柵電極生成大量垂直溝槽19a。在圖2中未示出圖1中所示的掩模6。該掩模例如可以是在形成第一介電層7之前被除去的。但是在其他實施方式中，掩模6保留在水平主表面15上。于是，一旦第一介電層7是通過襯底生成的，則掩模6就位于水平主表面15與第一介電層7之間。如果第一介電層7是與保留在水平主表面15上的例如作為氮化硅掩模的掩模6 —起通過熱氧化生成的，則第一介電層7僅僅在側壁處以及在垂直溝槽19、19a的底部生成。掩模17現在可以被除去。根據一個改進方案，第一介電層選擇性地、即根據第一導電區域13、13的材料選擇性地被回蝕，以便擴展相應上面的片段中的垂直溝槽19。由此可以將高寬比、即溝槽19的溝槽深度與溝槽寬度的比例減小到大致2 1至大致3 1的值，這在后面可以有利地影響介電質沉積。因此，介電層7的存在于水平主表面15上的材料也變薄。圖3以示意性截面圖示出了由此得到的半導體結構100。為此通常使用各向同性的刻蝕處理。通常，垂直溝槽19中的第一介電層7被回蝕為使得相應的上面的片段中的第一導電區域13a被部分地露出 。在此，該回蝕進行到第二垂直深度d2，該第二垂直深度d2稍微大于第一垂直深度(I1,例如大大致IOnm至大致400nm、優選大大致20nm至大致200nm。接著，垂直溝槽19a被用第二介電層8填充。尤其是在垂直溝槽19a的高寬為小的、例如小于1:1的情況下，介電層8可以是TEOS層(硅酸四乙酯)。但是通常，垂直溝槽19a是通過非共形(nichtkonform)的沉積被介電層8填充的。在此，介電層8從下到上生長。這導致第一導電區域13a之上的介電層8的垂直高度通常是垂直溝槽19a的側壁處的水平厚度的至少1. 5倍大。圖4中以示意性縱截面圖示出了由此得到的半導體結構100。根據一個改進方案，介電層8的非共形的沉積通過HDP處理(High — density plasma高密度等離子)來進行，其中介電層8在專門的HDP — CVD方法(Chemical vapor deposition化學蒸氣沉積)中作為所謂的HDP氧化物、通常作為HDP氧化硅被沉積。在接下來的步驟，通常通過平坦化將第二介電層8和可能存在于水平主表面17上的第一介電層7從水平主表面17再次除去，以便在水平主表面15上或水平主表面15處露出半導體本體40。在此，該平坦化通常包括氧化物CMP處理(Chemical MechanicalPolishing化學機械打磨)，但是也可以包括機械打磨方法和/或其他化學機械打磨方法。圖5以示意性縱截面圖示出了由此得到的半導體結構100。
一旦如圖5以虛線示出的掩模6還存在于水平主表面15上，則該掩模就可以在平坦化時充當阻擋層，并且之后被除去。為此，由于小磨損率，在氧化物CMP處理中尤其合適的是氮化硅掩模6。由此，所得到的水平主表面15的垂直位置可以非常精確地確定。根據一個改進方案，在平坦化以后將第一犧牲層涂敷在半導體本體40并且將其再次除去。由此可以再次除去半導體本體40的水平主表面15上的可能的平坦化損傷。例如，第一犧牲層作為熱氧化物形成，該熱氧化物通過濕化學刻蝕被再次除去。接著，從溝槽19的相應的上面片段中除去第一介電層7和第二介電層8，以便在那里在溝槽19的側壁處露出半導體本體40，其中相應的第一導電區域13a保持被第二介電層8覆蓋。此外，可選的垂直溝槽19在此受到另一掩模18的保護，該掩模的水平布局可以對應于圖2所示的掩模。通常，然后從上面的溝槽片段中除去第一介電層7和第二介電層8，以便在那里露出側壁以用于生成柵極氧化物。圖6以示意性縱截面圖示出了由此得到的半導體結構100。第一介電層7和第二介電層8的除去通常通過等離子體處理來進行。由此可以非常精確地并且以垂直溝槽19a之間的小波動來產生第三垂直深度d3、即水平主表面15與第二介電層8的保留在垂直溝槽19中的部分之間的間隔。這使得能夠精確地和以僅僅輕微的波動來產生所制造的半導體器件中的充當場板的場板13a與在第二介電層8的保留部分上形成的柵電極之間的電容。由于第一和第二介電層7、8通常由相同材料、例如氧化娃制成，因此第一介電層7和第二介電層8從溝槽19的上面片段中的除去也可以在共同的刻蝕處理中進行。由此可以減少過程復雜度并且由此減少制造成本。為了再次除去垂直溝槽19和/或水平主表面15的可能的等離子體損傷，可以在露出的側壁和/或水平主表面15處生成`第二犧牲層并且再次將其除去。這通常再次通過熱氧化和接著的濕化學刻蝕進行。接著，可以在垂直溝槽19的側壁上形成薄介電層9。在此，這在硅半導體本體40的情況下通常在此通過熱氧化進行。現在，通常在垂直溝槽19a的上面的片段中形成相應的第二導電區域14。這例如可以通過多晶硅沉積和接著部分地回蝕和/或平坦化來進行。圖7以示意性縱截面圖示出了由此得到的半導體結構100。接著，還可以通過在第二半導體區域2與垂直溝槽19a接界的部分處構造另外的半導體區域4、5來形成半導體本體40中的晶體管機構。為此，通過相應的摻雜處理、例如通過植入和接著的熱處理在第二半導體區域2中的相應上面的片段中生成第二導通類型的本體區域4和第一導通類型的源極區域5，使得本體區域4布置在源極區域與第二半導體區域2的充當漂移區域2的保留部分之間。在此，在源極區域5與本體區域4以及在本體區域4與漂移區域2之間形成相應的ρη結，使得這些ρη結與垂直溝槽19a的側壁處的至少一個薄介電層9接界，其中所述垂直溝槽19a在那里形成到可用作柵電極的第二導電區域14的柵極氧化物。漂移區域2與分別接界的本體區域4之間的ρη結垂直與水平主表面15相距的垂直間隔、以及彼此接界的本體區域4與源極區域之間的ρη結與水平主表面15相距的垂直間隔可以通過植入或擴散過程來精確地調節。圖8以示意性縱截面圖示出了由此得到的半導體結構100。
接著，可以在水平主表面15上生成絕緣中間氧化物、柵極金屬化部G以及與之絕緣的源極金屬化部S、以及相應的接觸結構。在此，源極區域5、本體區域4、場板13a和可選的邊緣密電極通常與源極金屬化部S相連接，并且柵電極14與柵極金屬化部G相連接。此夕卜，在背側16例如整面地生成漏極金屬化部D。在第一半導體區域為p+摻雜的MOSFET結構100或者可類似制造的IGBT結構100的開關行為基本上由柵極金屬化部G與漏極金屬化部D之間的柵極一漏極電阻CeD、以及柵極金屬化部G與源極金屬化部S之間的柵極一源極電容Ces來確定。在此，柵極一漏極CeD基本上由柵極14與漂移區域2之間的電容來確定。柵極一源極Ces基本上由柵電極14與接界的本體區域和源極區域5、4之間以及兩個電容Cgs以及柵電極14與分別布置在其下的場板13a之間的電容Cgf來確定。通過所闡述的制造方法，以簡單方式耦合輸出垂直溝槽19a的側壁處的柵極氧化物9以及柵電極14與分別布置在其下的場板13a的形成。因此，可以在器件中實現介電質8的非常高的擊穿電壓以及非常小的柵極一場板電容Cgf。通過低Cgf值，可以防止MOSFET的不期望的再次接通、以及與之相聯系的功率損耗。因此，在此提出的方法與常規制造方法不同，在常規的制造方法中，柵極氧化物和柵電極與場板之間的絕緣體一起生成。通過迄今為止將柵極氧化物的氧化過程與場板的氧化過程相耦合，柵電極與場板之間的氧化物的厚度以及柵電極與源極區域和本體區域之間的氧化物的厚度可以彼此無關地被調節。利用該新方法，柵極氧化物厚度可以獨立和靈活地調節，由此可以精確地調節器件的開關行為，并且針對以柵極氧化物厚度為區別的不同使用電壓類來簡單地調整該器件。此外，由常用方法對于柵電極14的所謂的最低點(Fuflpunkt)而言、即對于由第三深度d3給定柵電極14與水平主表面15相距的最大間隔而言導致相對高的累積過程波動。這導致柵極一漏極電容的相應 發散。在在此所提出的方法中，情況不同。柵電極14的最低點可以通過幾個精確可控的過程精確地調節。在本方法中，柵極最低點的波動僅僅由第一和第二介電層的等離子體回蝕的非常小的波動來確定。因此，可以減小柵極一漏極電容的絕對值以及波動，并且由此改善晶體管的開關特性。此外，柵電極14與分別布置在其下的場板13a之間的最小間隔可以通過對第二介電層8進行的等離子體回蝕來良好地調節。這使得能夠獨立地調節柵極-漏極電容CeD和柵極一源極電容Ces以及電容Cgs和Cgf，使得半導體器件100可以良好地與所期望的接通特性相適應。此外，可以與常規制造方法相比減小不同垂直溝槽19a的CeD、CGS, Cgs和Cgf。上面參考圖1至8所闡述的用于制造半導體晶體管結構的制造方法也可以按如下方式來描述。提供具有水平主表面的半導體本體。從水平主表面中形成延伸到半導體本體中的垂直溝槽。在垂直溝槽的下面的片段中，形成場氧化物和場板。然后，用HDP氧化物填充垂直溝槽。通過平坦化和等離子體刻蝕，從垂直溝槽的上面的片段中除去HDP氧化物，并且在溝槽的上面的片段中形成絕緣柵電極。為此，通常在填充以后將場氧化物從垂直溝槽的上面的片段中除去，以便在上面的片段中的垂直溝槽的側壁處露出半導體本體。這通常在共同的等離子體刻蝕過程中進行，該過程還用于從上面的片段中除去HDP氧化物。然后，可以在垂直溝槽的側壁上生成柵極氧化物。接著，可以用導電材料、例如多晶硅填充垂直溝槽的上面的片段，以便生成柵電極。該處理流程再次保證柵極氧化物和場板與柵電極之間的HDP氧化物的生成的簡單去耦
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此外，HDP氧化物和同樣存在于水平主表面上的場氧化物通常在等離子體刻蝕以前通過平坦化、例如通過氧化物CMP處理被除去。這與等離子體刻蝕一起使得甚至能夠在作為半導體本體的整個晶片上調整柵電極的最低點。因此，可以減小柵電極一最低點的目標深度，因為現在僅僅還存留顯著更小的波動。因此，可以減小柵極一漏極電容的波動以及因此減小器件在運行中的開關損耗。已經根據實施例闡述了本發明。這些實施例同樣不應理解為限制本發明。
權利要求
1.一種用于制造半導體晶體管結構(100)的方法，包括 提供具有水平主表面(15)的半導體本體(40); 構造從水平主表面(15)延伸到半導體本體(40)中的垂直溝槽(19a)； 在垂直溝槽(19a)中構造第一介電層(7); 在垂直溝槽(19a)的第一介電層(7)上構造第一導電區域(13a)，使得第一導電區域(13a)從水平主表面(15)退回； 用第二介電層(8)填充垂直溝槽(19a)，所述第二介電層(8)覆蓋第一導電區域(13a)；以及 從垂直溝槽(19a)的上面的片段中除去該第一介電層(7)和第二介電層(8)，以便在垂直溝槽(19a)的側壁處露出半導體本體，其中第一導電區域(13a)保持被第二介電層(8)覆至JHL ο
2.根據權利要求1所述的方法，其中垂直溝槽(19a)的填充通過非共形的沉積進行。
3.根據權利要求1或2所述的方法，其中垂直溝槽(19a)的填充包括HDP處理。
4.根據權利要求1至3之一所述的方法，進一步包括從水平表面(15)除去第一介電層(7)和第二介電層(8)，包括平坦化。
5.根據權利要求4所述的方法，其中該平坦化包括氧化物CMP處理。
6.根據權利要求4或5所述的方法，進一步包括通過熱氧化在半導體本體(40)上構造第一犧牲層以及在平坦化以后除去第一犧牲層。
7.根據前述權利要求之一所述的方法，其中除去第一介電層(7)和第二介電層(8)包括等離子體刻蝕處理。
8.根據權利要求7所述的方法，進一步包括通過熱氧化在側壁上構造第二犧牲層以及在等離子體刻蝕處理以后除去第二犧牲層。
9.根據前述權利要求之一所述的方法，進一步包括在填充垂直溝槽(19a)以前選擇性地回蝕第一介電層(7)。
10.根據前述權利要求之一所述的方法，其中第一介電層(7)和/或第二介電層(8)被構造為氧化硅。
11.根據前述權利要求之一所述的方法，進一步包括在水平主表面(15)上構造氮化硅層(6)。
12.根據權利要求11所述的方法，其中所述氮化硅層(6)在構造垂直溝槽(19a)時充當刻蝕掩模和/或在平坦化時充當阻擋層。
13.根據前述權利要求之一所述的方法，進一步包括在垂直溝槽(19a)的上面的片段中的半導體本體(40)的側壁上構造薄介電層(9)。
14.根據權利要求13所述的方法，進一步包括在垂直溝槽(19a)的上面的片段中構造第二導電區域(14)。
15.根據權利要求13或14所述的方法，進一步包括在半導體本體(40)中構造晶體管結構，該晶體管結構的pn結與所述薄介電層(9 )接界。
16.根據前述權利要求之一所述的方法，其中構造第一導電區域(13a)和/或構造第二導電區域(14)包括相應地沉積多晶娃。
17.根據前述權利要求之一所述的方法，其中從垂直溝槽(19a)的上面的片段中除去第一介電層(7)和第二介電層(8)包括共同的刻蝕處理。
18.一種用于制造半導體晶體管結構(100)的方法，包括 提供具有水平主表面(15)的半導體本體(40); 構造從水平主表面(15)延伸到半導體本體(40)中的垂直溝槽(19a); 在垂直溝槽(19a)的下面的片段中形成場氧化物(7)和場板(13a)； 用HDP氧化物(8)填充垂直溝槽(19a)； 等離子體刻蝕，以便從垂直溝槽(19a)的上面的片段中除去HDP氧化物(8);以及 在垂直溝槽(19a)的上面的片段中構造絕緣柵電極(14，9)。
19.根據權利要求18所述的方法，其中在填充垂直溝槽(19a)以后從垂直溝槽(19a)的上面的片段中除去場氧化物(7)，以便在上面的片段中的垂直溝槽(19a)的側壁處露出半導體本體(40)。
20.根據權利要求18或19所述的方法，其中在等離子體刻蝕以前通過平坦化從水平主表面(15 )除去場氧化物(7 )和/或HDP氧化物(8 )。
全文摘要
提供一種用于制造半導體晶體管結構的方法。該方法包括提供具有水平主表面(15)的半導體本體(40)。形成從水平主表面(15)延伸到半導體本體(40)中的垂直溝槽(19a)。在垂直溝槽(19a)的下面的片段中構造場氧化物(7)和場板(13a)。用HDP氧化物(8)填充垂直溝槽(19a)。通過等離子體刻蝕從垂直溝槽(19a)的上面的片段中除去HDP氧化物(8)。在垂直溝槽(19a)的上面的片段中構造絕緣柵電極(14,9)。
文檔編號H01L21/336GK103050406SQ201110367798
公開日2013年4月17日 申請日期2011年11月18日 優先權日2011年10月11日
發明者O.布蘭克, M.胡茨勒 申請人:英飛凌科技奧地利有限公司