專利名稱：嵌入式晶體管的制作方法
嵌入式晶體管技術領域
本發(fā)明一般地涉及半導體領域，更具體地來說，涉及嵌入式晶體管。
背景技術：
通常，互補金屬氧化物半導體(CMOS)晶體管包括柵電極和柵極介電層，該柵電極和柵極介電層形成在襯底(通常為硅半導體襯底)上方。通過向襯底注入N型或P型雜質，在柵電極的相對側形成輕摻雜漏極。氧化物襯墊和一個或多個注入掩模(通常被稱為隔離件)形成為與柵電極相鄰，并實施額外的注入以完成源極區(qū)域/漏極區(qū)域。然后，流過源極區(qū)域/漏極區(qū)域的電流可以通過控制施加給柵電極的電壓電平來控制。
CMOS晶體管尺寸的減小在過去幾十年中提供了不斷提高的速度、性能、電路密度和每單位功能器件的成本。隨著傳統(tǒng)塊狀MOSFET的柵極長度的減小，源極和漏極越來越多地與溝道相互影響，并且增加對溝道電位的影響。從而，具有較短柵極長度的晶體管經(jīng)受與柵極無法充分控制溝道的導通和截止狀態(tài)相關的問題。發(fā)明內容
為了解決現(xiàn)有技術中所存在的缺陷，根據(jù)本發(fā)明的一方面，提供了一種方法，包括提供襯底，所述襯底具有第一組溝槽和第二組溝槽；在所述第一組溝槽中形成介電材料；沿著所述第二組溝槽的側壁和底部形成柵極介電層；在所述第二組溝槽中的 所述柵極介電層的上方形成柵電極；以及在所述第二組溝槽的相對側上的所述襯底中形成源極區(qū)域 /漏極區(qū)域。
在該方法中，所述柵電極在所述襯底的上表面的下方凹進。
在該方法中，形成所述柵極介電層和形成所述柵電極包括沿著所述第二組溝槽的側壁以及沿著所述第二組溝槽的底部，在所述襯底的所述上表面的上方沉積柵極介電層；在所述柵極介電層的上方沉積柵電極材料；以及使柵電極材料凹進，使得所述柵電極材料的最上表面低于所述襯底的最上表面。
該方法還包括在使所述柵電極材料凹進之后，在所述柵電極材料的上方形成介電材料，以及對所述介電材料的表面進行平整化，使得所述表面與所述襯底的頂面共面。
在該方法中，所述柵極介電層沿著所述第二組溝槽的底部與沿著所述第二組溝槽的側壁具有不同厚度。
該方法還包括形成電容器，將所述電容器電連接至所述源極區(qū)域/漏極區(qū)域中的一個。
根據(jù)本發(fā)明的另一方面，提供了一種方法，包括提供襯底；在所述襯底中形成多個溝槽；利用第一介電材料填充所述襯底中的所述多個溝槽；從所述多個溝槽中選擇的溝槽中去除所述第一介電材料的至少一部分；沿著從所述多個溝槽中選擇的溝槽的底部和側壁形成柵極介電層；沿著從所述多個溝槽中選擇的溝槽的底部，在所述柵極介電層的上方形成柵電極；以及沿著與所述溝槽中選擇的溝槽相鄰的襯底的表面形成源極區(qū)域/漏極區(qū)域。
該方法還包括在所述柵電極的頂面的上方形成第二介電材料。
在該方法中，形成所述柵極介電層包括以使所述柵極介電層沿著底部具有第一厚度以及沿著側壁具有第二厚度的方式形成柵極介電層，所述第一厚度不同于所述第二厚度。
在該方法中，形成柵電極包括利用柵電極材料填充從所述多個溝槽中選擇的溝槽；對所述柵電極材料的表面進行平整化；以及在從所述多個溝槽中選擇的溝槽內使所述柵電極材料凹進。
該方法還包括在所述柵電極的上方形成第二介電層，所述第二介電層的上表面與所述襯底的上表面共面。
該方法還包括形成電容器，所述電容器電連接至所述源極區(qū)域/漏極區(qū)域中的一個，所述源極區(qū)域/漏極區(qū)域中的一個與從所述多個溝槽中選擇的溝槽的至少一個鄰近。
該方法還包括將位線電連接至所述源極區(qū)域/漏極區(qū)域中的另一個，所述源極區(qū)域/漏極區(qū)域中的另一個與從所述多個溝槽中選擇的溝槽的至少一個鄰近。
根據(jù)本發(fā)明的又一方面，提供了一種器件，包括襯底；第一凹槽和第二凹槽，位于所述襯底中，所述第一凹槽和所述第二凹槽具有第一深度；介電材料，位于所述第一凹槽中；柵極介電層，沿著所述第二凹槽的側壁和底部；柵電極，位于所述柵極介電層的上方， 所述柵電極具有位于所述襯底的最上表面下方的頂面；以及源極區(qū)域/漏極區(qū)域，位于所述第二凹槽的相對側上的所述襯底中。
該器件還包括存儲節(jié)點，電連接所述源極區(qū)域/漏極區(qū)域中的一個。
在該器件中，所述存儲節(jié)點包括金屬-絕緣體-金屬(MIM)電容器。
該器件還包括位線，電連接至所述源極區(qū)域/漏極區(qū)域中的一個。
在該器件中，所述柵電極電連接至字線。
在該器件中，所述第一凹槽的寬度不同于所述第二凹槽的寬度。
在該器件中，所述第一深度在大約1000人和大約4000人之間。


為了更好地理解本發(fā)明及其優(yōu)點，現(xiàn)在，將結合附圖進行以下描述作為參考，其中
圖1至圖8示出了根據(jù)實施例的制造嵌入式晶體管過程中的各個中間階段；
圖9示出了根據(jù)實施例的利用嵌入式晶體管的存儲單元的平面圖；以及
圖1OA和圖1OB是圖9所示存儲單元的截面圖。
具體實施方式
以下詳細討論實施例 的制造和使用。然而，應該理解，本發(fā)明提供了許多可以在各種具體環(huán)境中實現(xiàn)的可應用的發(fā)明概念。所討論的具體實施例僅僅是制造和使用本發(fā)明的具體方式，而不限制本發(fā)明的范圍。在本發(fā)明的各個附圖和所示實施例中，類似的參考標號用于指定類似的元件。
首先，參照圖1，襯底110設置有形成在其上的第一圖案化掩模112。襯底110可以包括任何半導體材料，并且可以包括已知結構(例如，包括分級層或埋入氧化物)。在一個實施例中，襯底110包括體硅，其可以不摻雜或摻雜(例如，P型、η型或它們的組合)。可以使用其他適合于半導體器件形成的材料。然而，在實施例中，襯底110為體硅。
將第一圖案化掩模112形成為對下面的材料(諸如下面的襯底110)進行圖案化。 在實施例中，第一圖案化掩模112包括已經(jīng)被遮蔽、曝光和顯影的光刻膠材料。通常，對光刻膠材料進行沉積、照射(曝光)并顯影以去除光刻膠材料的一部分，從而限定如圖1所示的圖案。剩余的光刻膠材料保護下面的材料免受后續(xù)工藝步驟(諸如蝕刻)的影響。
在圖1中還出了為任選硬掩模114。硬掩模114是保護層，以防止下面的結構(諸如襯底110)在蝕刻工藝期間被去除。在一些情況下，由于將要圖案化的材料、蝕刻工藝的持續(xù)時間、所使用蝕刻劑的類型等而期望除第一圖案化掩模112之外的掩模。在襯底110 為硅襯底的實施例中，一個這樣的適當硬掩模114包括諸如氧化硅層的氧化物層以及諸如氮化硅(Si3N4)層的上覆氮化物層。氧化物層可以通過任何氧化工藝(諸如在包括氧化物、 Η20、NO或它們的組合的環(huán)境中的濕式或干式熱氧化)或者使用四乙基原硅酸鹽(TEOS)和氧作為前體通過化學汽相沉積(CVD)技術來形成。例如，氧化物層還可以在02、!120、勵、它們的組合等的周圍環(huán)境中通過原位水汽生成(in-situ steam generation, ISSG)工藝來形成。在實施例中，氧化物層的厚度為大約50 A至大約100人。可以使用將硅烷和氨用作前體氣體的CVD技術來形成氮化物層。可以使用CHF3等離子體來圖案化氮化物層，并且可以使用CF4等離子體來圖案化氧化物層。
本領域的技術人員應該意識到，其他掩模材料和/或結構可以用于形成第一圖案化掩模112和硬掩模114中的任一個或兩個。例如，可以使用其他材料、單層、三層或更多層等。在可選實施例中，硬掩模可以包括單個氮化硅層而沒有下面的氧化物層。
圖2示出了根據(jù)實施例的在圖案化襯底之后的襯底110。襯底110可以通過實施一個或多個蝕刻步驟來圖案化，從而形成溝槽216i至2165(統(tǒng)稱為溝槽216)，溝槽具有夾置在溝槽216中的相鄰溝槽之間的鰭218。例如，襯底110可以通過HBr/02、HBr/Cl2/02或 SF6/C12等離子體來進行蝕刻。如以下更加詳細地討論的，鰭218將形成晶體管的源極區(qū)域 /漏極區(qū)域，而溝槽中交替的溝槽將形成晶體管的柵電極。溝槽中的其他溝槽將形成隔離結構，例如，淺溝槽隔離(STI)。
在圖2所示實施例中，溝槽216可以具有大約1000 A至4000A的深度DJ因此， 鰭218的高度)，并且鰭218可具有大約100人至800人的寬度Wp雖然在該實施例中示出鰭218的寬度W1相同，但其他實施例可以利用可變寬度的鰭218。如上所述，后續(xù)處理在鰭 218的上部中形成源極/漏極區(qū)域。因此，可以調整大小(例如，鰭218的寬度和高度)以實現(xiàn)晶體管的期望的電氣性能。此外，應該注意，相同晶圓上的鰭可以具有不同的寬度和深度。
另外，還可以改變溝槽的寬度W2。如上所述，溝槽將變?yōu)闁烹姌O和隔離溝槽。如此， 可以調整溝槽的寬度以改變柵極長度和隔離特性。例如，與用于柵電極的溝槽相比，在一些實施例中，可以期望提供較寬的隔離溝槽，以在相鄰器件之間提供更大的隔離特性。在其 他實施例中，可以期望用于柵電極的較寬溝槽。
在圖2中還示出了去除第一圖案化掩模112 (參見圖1)。例如，可以通過O2等離子體干膠條以及濃縮硫酸和過氧化氫的混合物來去除第一圖案化掩模112。
現(xiàn)在，參照圖3，第一介電材料320形成在襯底110的上方，基本上填滿溝槽216。 在實施例中，第一介電材料320包括氧化硅層，可以通過使用3化4和O2混合物的高密度等離子體CVD沉積工藝來形成的該氧化硅層。
如圖3所示，根據(jù)實施例，將第一介電材料320被平整化，從而到達襯底110的頂面。例如，通過使用利用氧化物漿的化學機械拋光(CMP)工藝來平整化第一介電材料320， 其中，襯底110用作停止層。
圖4示出了從選擇的溝槽216(諸如構成2162和2164)中去除第一介電材料320。 在實施例中，可以通過形成并圖案化掩模層(未示出)以保護溝槽2161、2163和2165中的第一介電材料320而使溝槽2162和2164中的介電材料露出，來從溝槽2162和2164中選擇性地去除第一介電材料320。類似于上文參照蝕刻圖1和圖2所示襯底110所討論的，可以使用光刻技術來圖案化掩模。例如，可以形成光刻膠材料，根據(jù)期望圖案進行曝光(例如， 露出溝槽2162和2164)并進行顯影。此外，還可以使用諸如上面討論的硬掩模。
在第一介電材料320為氧化硅以及襯底110為硅的實施例中，可以使用在襯底110 和第一介電材料320之間具有高蝕刻選擇性的蝕刻劑(諸如CF4或C2F6)，使用各向異性干蝕刻工藝來去除第一介電材料320。以這種方式，襯底110相對未受影響，同時蝕刻或去除了第一介電材料320。
圖5示出了根據(jù)實施例的沿著溝槽2162和2164的表面形成柵極絕緣體層526并在溝槽2162和2164內形成柵電極材料528之后的襯底110。通常，柵極絕緣體層526防止源極區(qū)域/漏極區(qū)域和柵電極之間的電子消耗(electron depletion)。在實施例中，柵極絕緣體層526包括氧化物層該氧化物層通過氧化工藝(諸如在包括氧化物、H20、NO或它們的組合的環(huán)境中的濕式或干式熱氧化)、在02、H2O, NO、它們的組合等的周圍環(huán)境中的原位水汽生成(ISSG)工藝或者通過將四乙基原硅酸鹽(TEOS)和氧作為前體的化學汽相沉積 (CVD)技術形成。還可以使用包括高k介電材料(諸如Hf02、HfSi02、Zn0、Zr02、Ta205、Al203 等)的其他材料和諸如原子層沉積(ALD)、原子汽相沉積(AVD)等的其他工藝。在實施例中，柵極絕緣體層526具有大約20人和大約50人之間的厚度。應該注意，圖5僅為了說明性的目的而不出柵極絕緣體層526沒有在第一介電材料320上方延伸。柵極絕緣體層526 是否在第一介電材料320上方延伸至少部分地依賴于用于形成柵極絕緣體層526的方法。 例如，熱工藝通常導致類似于圖5所示的實施例，而當使用例如CVD工藝或ISSG工藝形成柵極絕緣體層526時,柵極絕緣體層526可以在第一介電材料320上方延伸。
任選地，可以實施注入以幫助或阻止柵極絕緣體層526的形成。例如，可以實施氮注入以阻止選擇區(qū)域(諸如溝槽的底部)中的氧化物生長，以及可以實施氟注入以增加氧化物生長。在實施例中，可以以與襯底的上表面正交的角度來實施氮注入。在該實施例中，溝槽的側壁比溝槽的底面更少地進行注入。沿著溝槽底部的氮注入阻止氧化物生長，從而與溝槽的側壁相比，導致沿著 溝槽的底部具有較薄的柵極絕緣體層。在另一個實施例中， 可以調整注入角度以沿著側壁注入氮，從而與側壁相比，沿著底部具有較厚的柵極絕緣體。 可以使用氟注入來獲得類似效果(例如，沿著溝槽底部具有相對較薄或較厚的柵極絕緣體層)，以增加柵極絕緣體層的相對生長速率。
應該注意，可以在形成柵極絕緣體層之前摻雜襯底110，以制備例如溝道區(qū)域。例如，在形成具有P型摻雜源極/漏極區(qū)域的P型晶體管的過程中，可以在形成柵極絕緣體層 526之前向溝道區(qū)域(沿著溝槽2162和2164的側壁和底部)注入諸如磷、砷、氮、銻等的η 型摻雜物。類似地，在形成具有η型摻雜源極/漏極區(qū)域的η型晶體管的過程中，可以向襯底的溝道區(qū)域注入諸如硼、鋁、鎵、銦等的P型摻雜物。可以調整注入角度，以確保沿著溝槽 2162和2164的側壁區(qū)域以及溝槽2162和2164的底部的適當注入。可選地，可以在形成溝槽之前，通過形成η阱或P阱摻雜襯底110，分別在其中形成溝槽2162和2164。
例如，可以以大約1Ε12至大約3Ε13個原子/cm2的劑量以及以大約20至大約 400KeV的能量，通過以相對于溝槽2162和2164的底面大約0°至大約5°的角度以及以相對于溝槽2162和2164的垂直側壁大約-25°至大約25°之間的角度注入磷離子來形成P 型晶體管。可以以大約1E12至大約3E13個原子/cm2的劑量以及以大約5至大約300KeV 的能量，通過以相對于溝槽2162和2164的底面大約0°至大約5°的角度以及以相對于溝槽2162和2164的垂直側壁大約-25°至大約25°之間的角度注入硼離子來形成η型晶體管。
柵電極材料528包括導電材料，諸如金屬(例如，鉭、鈦、鑰、鶴、鉬、招、鉿、釕)、金屬硅化物(例如，硅化鈦、硅化鈷、硅化鎳、硅化鉭)、金屬氮化物(例如，氮化鈦、氮化鉭)、 摻雜多晶硅、其他導電材料或它們的組合。在一個實例中，沉積并再結晶非晶硅來創(chuàng)建多晶體硅(多晶硅)。在實施例中，通過沉積(例如，CVD、低壓CVD(LPCVD)等)覆蓋襯底110并填充溝槽2162和2164的共形層來形成柵電極層。此后，可以實施諸如CMP工藝的平整化工藝以去除過量材料，從而形成類似于圖5所示的結構。
可以摻雜或未摻雜地沉積柵電極材料528。例如，在實施例中，可以通過沉積多晶硅層來形成柵電極材料528，并且一旦被涂覆，多晶硅就可以摻雜有例如磷離子(或其他P 型摻雜物)來形成PMOS器件或摻雜有硼(或其他N型摻雜物)來形成NMOS器件。例如， 還可以通過原位摻雜多晶娃的熔爐沉積(furnace deposition)來沉積多晶娃。可選地,例如，柵電極材料528可以包括多晶硅金屬合金或者金屬(包括諸如鎢、鎳、鈦和氮化鈦等的金屬)柵極。
圖6示出了柵電極材料528 (參見圖5)的凹進以沿著溝槽2162和2164的底部形成柵電極630。在柵電極材料528包括多晶硅的實施例中，可以使用干或濕蝕刻來實施凹進。在使用干蝕刻的情況下，工藝氣體可以包括CF4、CHF3> NF3> SF6, Br2, HBr, Cl2或它們的組合。可以任選地使用諸如N2、O2或Ar的稀釋氣體。在使用濕蝕刻的情況下，化學物質可以包括 NH4OH: H2O2: H2O (APM)、NH2OH, KOH、HNO3: NH4F: H2O 等。在實施例中，使柵電極材料 528 凹進大約500人至大約2000人。
現(xiàn)在，參照圖7，在襯底110的上方形成第二介電層732，填充溝槽2162和2164中的柵電極630上方的凹進。第二介電層732可以使用與上面參照第 一介電材料320討論的類似工藝由類似材料形成。在沉積第二介電層732之后，可以使用例如CMP工藝的平整化工藝來去除過量材料，從而形成類似于圖7所示的結構。在實施例中，該平整化工藝暴露鰭 218。
圖8示出了根據(jù)實施例的形成源極/漏極區(qū)域834。源極/漏極區(qū)域834可以通過注入η型或P型摻雜物來進行摻雜。例如,可以通過以大約1Ε15至大約5Ε15個原子/ cm2的劑量以及以大約20至大約IOOKeV的能量注入諸如磷離子的η型離子來形成η型晶體管。可以通過以大約1E15至大約5E15個原子/cm2的劑量以及以大約10至大約50KeV 的能量注入諸如硼離子的P型離子來形成P型晶體管。
此外，圖8還示出了根據(jù)實施例的任選硅化物區(qū)域836。硅化物區(qū)域836減小了源極/漏極區(qū)域834和在后續(xù)工藝步驟中形成的接觸件之間的接觸阻抗。例如，可以通過經(jīng)由等離子體汽相沉積(PVD)過程沉積諸如鈦、鎳、鎢或鈷的金屬層(未示出)來形成硅化物區(qū)域836。退火過程使得金屬層與源極/漏極區(qū)域834的襯底110(例如，硅)反應來形成金屬硅化物。金屬層覆蓋其他區(qū)域(諸如第一介電材料320)的部分(例如，隔離結構)和第二介電層732保持未反應。例如，可以經(jīng)由濕蝕刻過程實現(xiàn)金屬層的未反應部分的選擇性去除。如果期望改變硅化物區(qū)域836的相位，則可以使用附加退火循環(huán)，這可以導致較低的阻抗。
應該理解，上面的段落描述了可以在各種應用中使用的嵌入式晶體管的實施例， 例如，圖9、圖1OA和圖1OB示出了上面公開的嵌入式僅被用作DRAM存儲單元中的訪問晶體管的實施例。具體地，圖9示出了多個DRAM存儲單元的平面圖，圖1OA示出了沿著圖9的 A-A'線的截面圖，以及圖1OB示出了沿著圖9的B-B'線的截面圖。通過虛線框950來指定單個存儲單元。
存儲單元950包括例如形成在第一金屬化層Ml中的位線952，該第一金屬化層Ml 具有位線接觸954，該位線接觸954將位線952電連接至下面的訪問晶體管的源極區(qū)域/漏極區(qū)域834中一個。訪問晶體管的源極區(qū)域/漏極區(qū)域834中另一個經(jīng)由存儲節(jié)點接觸958 電連接至存儲節(jié)點956。例如，存儲節(jié)點956可以為金屬-絕緣體-金屬(MIM)電容器、平面電容器、U形電容器、垂直電容器、水平電容器、非電容器存儲結構等。柵電極630電連接至字線(WL)。
應該理解，諸如上面所討論的一些實施例的實施利用單個掩模和蝕刻工藝來形成隔離溝槽和嵌入式柵電極。以這種方式，本文使用自對準工藝所公開的實施例避免了在其他方法(其中，利用獨立的掩模和蝕刻工藝來形成隔離溝槽和柵電極溝槽)中所看到的未對準問題。相信這些實施例減小了字線干擾問題。
本文所討論的實施例還使得布局設計者具有更大的自由。例如，通過溝槽的深度而不是鰭之間的間距來限定柵極長度，從而可以使得柵極長度進行調整而不增加間距。
在一個實施例中，提供了一種方法。該方法包括提供具有多個溝槽的襯底；在多個溝槽的第一溝槽中形成介電材料；沿著多個溝槽的第二溝槽的側壁和底部形成柵極介電層；在多個溝槽的第二溝槽中的柵極介電層的上方形成柵電極；以及在多個溝槽的第二溝槽的相對側上方的襯底中形成源極區(qū)域/漏極區(qū)域。
在另一個實施例中，提供了另一種方法。該方法包括提供襯底；在襯底中形成多個溝槽；利用第一介電材料填充襯底中的多個溝槽；從多個溝槽的選擇溝槽中去除第一介電材料的至少一部分；沿著多個溝槽的選擇溝槽的底部和側壁形成柵極介電層；沿著多個溝槽的選擇溝槽的底部在柵極介電層的上方形成柵電極；以及沿著與所選擇的溝槽相鄰的襯底的表面形成源極/漏極區(qū)域。
在又一個 實施例中，提供了一種器件。該器件包括襯底；第一凹槽和第二凹槽， 位于襯底中，第一凹槽和第二凹槽具有第一深度；介電材料，位于第一凹槽中；柵極介電層，沿著第二凹槽的側壁和底部；柵電極，在柵極介電層的上方，柵電極在襯底的最上表面的下方凹進；以及源極/漏極區(qū)域，位于第二凹槽的相對側上的襯底中。
盡管已經(jīng)詳細描述了本發(fā)明及其優(yōu)點，但應該理解，在不背離由所附權利要求限定的本發(fā)明的主旨和范圍的情況下，可以進行各種改變、替換和變化。此外，本申請的范圍不限于說明書中描述的工藝、機器、制造、物質組成、裝置、方法和步驟的特定實施例。本領域的技術人員應該容易地從本發(fā)明中理解，可以根據(jù)公開利用現(xiàn)有或稍后開發(fā)的執(zhí)行與本文所描述對應實施例基本相同的功能或實現(xiàn)基本相同的結果的工藝、機器、制造、物質組成、裝置、方法和步驟。因此，所附權利要求用于在它們的范圍內包 括這些工藝、機器、制造、 物質組成、裝置、方法和步驟。
權利要求
1.一種方法，包括 提供襯底，所述襯底具有第一組溝槽和第二組溝槽； 在所述第一組溝槽中形成介電材料； 沿著所述第二組溝槽的側壁和底部形成柵極介電層； 在所述第二組溝槽中的所述柵極介電層的上方形成柵電極；以及 在所述第二組溝槽的相對側上的所述襯底中形成源極區(qū)域/漏極區(qū)域。
2.根據(jù)權利要求1所述的方法，其中，所述柵電極在所述襯底的上表面的下方凹進。
3.根據(jù)權利要求1所述的方法，其中，形成所述柵極介電層和形成所述柵電極包括 沿著所述第二組溝槽的側壁以及沿著所述第二組溝槽的底部，在所述襯底的所述上表面的上方沉積柵極介電層； 在所述柵極介電層的上方沉積柵電極材料；以及 使柵電極材料凹進，使得所述柵電極材料的最上表面低于所述襯底的最上表面。
4.根據(jù)權利要求3所述的方法，還包括在使所述柵電極材料凹進之后，在所述柵電極材料的上方形成介電材料，以及對所述介電材料的表面進行平整化，使得所述表面與所述襯底的頂面共面。
5.根據(jù)權利要求1所述的方法，其中，所述柵極介電層沿著所述第二組溝槽的底部與沿著所述第二組溝槽的側壁具有不同厚度。
6.根據(jù)權利要求1所述的方法，還包括形成電容器，將所述電容器電連接至所述源極區(qū)域/漏極區(qū)域中的一個。
7.一種方法，包括 提供襯底； 在所述襯底中形成多個溝槽； 利用第一介電材料填充所述襯底中的所述多個溝槽； 從所述多個溝槽中選擇的溝槽中去除所述第一介電材料的至少一部分； 沿著從所述多個溝槽中選擇的溝槽的底部和側壁形成柵極介電層； 沿著從所述多個溝槽中選擇的溝槽的底部，在所述柵極介電層的上方形成柵電極；以及 沿著與所述溝槽中選擇的溝槽相鄰的襯底的表面形成源極區(qū)域/漏極區(qū)域。
8.根據(jù)權利要求7所述的方法，還包括在所述柵電極的頂面的上方形成第二介電材料。
9.根據(jù)權利要求7所述的方法，其中，形成所述柵極介電層包括以使所述柵極介電層沿著底部具有第一厚度以及沿著側壁具有第二厚度的方式形成柵極介電層，所述第一厚度不同于所述第二厚度。
10.一種器件，包括 襯底； 第一凹槽和第二凹槽，位于所述襯底中，所述第一凹槽和所述第二凹槽具有第一深度； 介電材料，位于所述第一凹槽中； 柵極介電層，沿著所述第二凹槽的側壁和底部；柵電極，位于所述柵極介電層的上方，所述柵電極具有位于所述襯底的最上表面下方的頂面；以及 源極區(qū)域/漏極區(qū)域，位于所述第二凹槽的相對側上的所述襯底中 。
全文摘要
提供了用于諸如DRAM存儲單元的電子器件的嵌入式晶體管及其制造方法。溝槽形成在襯底中，并且柵極介電層和柵電極形成在襯底的溝槽中，源極區(qū)域/漏極區(qū)域形成在溝槽的相對側上的襯底中。在實施例中，源極區(qū)域/漏極區(qū)域中的一個連接至存儲節(jié)點，源極區(qū)域/漏極區(qū)域中另一個連接至位線。在該實施例中，柵電極可以連接至字線以形成DRAM存儲單元。
文檔編號H01L29/78GK103050407SQ20121000573
公開日2013年4月17日 申請日期2012年1月9日 優(yōu)先權日2011年10月13日
發(fā)明者丁裕偉, 黃國欽 申請人:臺灣積體電路制造股份有限公司